vhdl - 关于 Synplify VHDL（从 Xilinx ISE 导入的代码）

Question

我开始使用 Synopsys Synplify。导入我的 Xilinx ISE 项目（完全正常）。

尝试运行并接收 - 此行的“to_integer 没有匹配的重载”

rgb(7 downto 0) <= color_lut(result_reg(to_integer(unsigned(x(2 downto 0))-1 )));

我能做些什么来将这件作品用于 Synplify？

Answer 1

您应该能够在 synplify 中使用以下库：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.fixed_pkg.all;

在 implementation options > VHDL Tab 下确保启用“VHDL 2008”复选框。我不认为它默认启用。这可能是你的问题。