我想知道是否可以从 xilinx 中的原理图生成 vhdl 代码。我知道反过来也是可行的。我希望这样做，因为我很好奇在完成 mips R2000 的数据路径后代码会是什么样子，而且它也是通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和 vhdl，但我希望看到用 vhdl 编写的整个数据路径。我使用赛灵思 12.3。谢谢！
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该选项在设计菜单中->在实现窗口中选择一个.sch文件，然后单击“查看HDL功能模型”。这将为所选原理图生成 vhdl 代码。:o
于 2012-03-24T19:12:10.953 回答
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您可以将原理图设计转换为 HDL 模型。在设计中的实现下方，实用程序点击以单击查看 HDL 功能模型，该模型从原理图中创建 HDL 文件，对于 VHDL 是 .vhf，对于 Verilog 是 .vf 将此文件更改为 VHDL 的 .vhd 和 .v 的Verilog 之后，您可以轻松将此设计添加到您的 vivado 项目中
于 2018-11-21T06:54:13.117 回答
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如果您使用的是 Vivado 2018.2，则可以在 Tcl 控制台中使用 write_vhdl，后跟要写入 VHDL 的文件名。
例如，write_vhdl Drive_Letter:\File_Location\Schematic_to_vhdl.vhd
于 2019-01-03T01:04:17.637 回答