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我使用 coregen 开发了一个分频器核心。以下是我尝试在我的设计中使用该分隔符的步骤（不确定它是否完全正确）：1）将包装器（core_name.v）、.ngc 文件和 .veo 文件复制到主设计文件夹中 2）在我使用 veo 模板的主 verilog 模块：core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); 每当我需要在我的主 verilog 模块中使用除法功能时 3) `包括“core_name.v”

当我进行语法检查时，我得到：“core_name.v”第 1 行期待 'endmodule'，找到了 'module'

请就在我的 ISE 设计中实例化内核并对其进行综合所需的步骤提供建议。

谢谢你。

我对我的代码进行了行为模拟，它运行良好。结果如预期。当我合成我的代码并将其上传到 spartan 3e FPGA 并尝试使用chipscope 进行分析时，结果甚至与我的预期不相近。我做错了什么？ http://pastebin.com/XWMekL7r

嘿，我几乎没有使用 Xilinx 的经验。我有一个即将到期的数字逻辑课程的小组项目，我的搭档本应负责 Xilinx 仿真，但决定放弃我。所以在这里我试图在最后一刻弄清楚。

我使用几个 JK 触发器设计了一个同步计数器，我需要为 FJKC 定义 CLK 输入。

我已经绘制了正确的原理图，但我不知道如何定义时钟输入。

任何帮助表示赞赏，是的，这是家庭作业。我只是在网上找不到任何基本的 xilinx 文档/教程，老实说，我没有时间学习整个 IDE。

我正在使用 VHDL

哪种配置管理工具最适合 FPGA 设计，特别是 Xilinx FPGA 使用 VHDL 和 C 编程的嵌入式（microblaze）软件？

任何人都知道使用 Linux 对 VHDL 进行编程和仿真（不管 Xilinx 还是 Altera）的良好环境？

我开始学习嵌入 C（可能还有一些 C++），办公室里有人说他们愿意捐赠他们架子上的免费 xilinx 芯片。我更多的是按照 Arduino 的思路思考，尤其是 Arduino 教程和示例项目非常丰富。

• 有人可以确认 xilinx 芯片与 arduino 相比如何吗？他们在行业内是否以任何方式被认为是更“真实的世界”？或不？

• 是否有我应该避免使用的特定 xilinx 芯片（可能是旧型号），至少在我刚开始的时候？

• 由于缺乏教程，他们的学习曲线是否比 Arduino 更陡峭？

当您听到 xilinx 而不是 Arduino 时，我很想听听您想到的任何东西。我对芯片知之甚少，更不用说这个特定的了，所以很难有任何知情的比较。

在不使用外部 ADC 转换器（仅从音频插孔光学获取电压平衡输入）的情况下，可以通过普通 FPGA（Xilinx Spartan 3，曾经的任何东西）制作多少高保真度（128K 44kH）的“声音输入”？

在这里，使用 VHDL 代码生成纯正弦波作为 FPGA 的输出，指出 FPGA 本身可能无法执行这样的工作。

但是，在提议的测试项目中，该分辨率仍有 4 个输入/4 个输出，并且...

实现前置 DAC/前置 ADC 输出所需的门的可能性/数量是多少？

我想在自己的设计中使用 ICAP 控制器的 Xilinx 硬件模块。该模块使用以下库：

我正在查看目录和子目录

但我找不到 hwicap 的包声明。任何人都知道赛灵思在哪里“隐藏”了这些信息。

非常感谢

我正在尝试编写 VHDL 模块，但 if 语句有问题。很可能这是一个愚蠢的错误，但由于我对 VHDL 很陌生，所以我无法弄清楚问题所在。这是我的代码：

我从 if 语句的第一行得到以下答案：

我究竟做错了什么？

我有一个带有 CPU 的嵌入式项目，它通过 JTAG 引脚使用 XSVF 播放器对 Xilinx Spartan3 进行编程。我正在寻找一种方法来通过这些 JTAG 引脚确认有效配置已加载到 FPGA 中。
当我的系统在更新过程中重新启动时，会出现未编程的情况，并且在下次启动时设备未编程。我知道用于 Altera 芯片的 JAMPlayers 有一个命令来确认已加载有效图像，我正在使用 XSVF 文件/播放器寻找类似的东西。