verilog - 如何合成在 xilinx 内核生成器中制作的 verilog 内核？

Question

我使用 coregen 开发了一个分频器核心。以下是我尝试在我的设计中使用该分隔符的步骤（不确定它是否完全正确）：1）将包装器（core_name.v）、.ngc 文件和 .veo 文件复制到主设计文件夹中 2）在我使用 veo 模板的主 verilog 模块：core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); 每当我需要在我的主 verilog 模块中使用除法功能时 3) `包括“core_name.v”

当我进行语法检查时，我得到：“core_name.v”第 1 行期待 'endmodule'，找到了 'module'

请就在我的 ISE 设计中实例化内核并对其进行综合所需的步骤提供建议。

谢谢你。

Answer 1

我将假设这core_name.v是一个完整的模块定义，并且您已将 ``include "core_name.v" within another module definition (ie, betweenmodule andendmodule statements. (I'm thinking this because the verilog parser will want to see anendmodule sometime after amodule , but instead is seeing anothermodule incore_name.v`）。

尝试将“include”放在模块定义之外，例如

`include "core_name.v"
module toplevel_module ( );

  core_name U0 ( .. );
endmodule

而不是我假设您拥有的：

module toplevel_module ( );
`include "core_name.v"
  core_name U0 ( .. );
endmodule