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我合成了一个小设备来测试 block-ram 推理。

我收到了来自 XST 的消息：

小 RAM 将在 LUT 上实现，以最大限度地提高性能并节省 Block RAM 资源。如果您想强制其在块上实现，请使用 option/constraint ram_style。

但是，我不知道在 ISE（在我的情况下为 11.1）或约束文件中哪里可以找到此选项/约束...

我不想在我的代码中直接使用 VHDL 属性。

我想创建一个足够灵活的地址解码器，以便在更改选择器和解码输出信号的位数时使用。

因此，不要使用看起来像这样的静态（固定输入/输出大小）解码器：

有一些更灵活/通用的东西，看起来像这样：

我知道这段代码无效，并且“何时”测试用例必须是常量，并且我不能像这样在 case 语句之间使用 for-generate，但它显示了我所追求的是什么：一个实体足够聪明，可以满足我的需求。

我一直试图为这个问题找到一个优雅的解决方案，但没有取得多大成功，所以，我愿意接受任何建议。

在此先感谢，埃里克

我对 Xilinx ISE 块 ram 推理的稳健性有疑问。

我的机器上没有安装 xilinx ise（今天），但我通常使用专用编码完美地推断块 ram，基本上依赖于：

我的问题是：你能告诉我 ISE 是否会推断出正确的块 ram

甚至更多（在一个包中）：

进而

我知道合成器有时很敏感......

在 VHDL 中访问数组时遇到以下问题：

假设我有一个大小不是 2^n 的数组，例如大小为 6。然后，如果我想使用宽度为 3 位的索引 (=ceil(log2(6))) 访问这个数组，很明显这个索引可以到达两个位置，7 和 8，这超出了我正在访问的数组的大小。Xilinx ISE 在这种情况下给了我一个警告。

我该怎么办？我可能的解决方案如下：

1.) 忽略警告。希望合成是聪明的。

2.) 仅使用大小为 2^n 的数组。希望阵列的未使用部分将被优化掉。

我不知道如何正确使用来自 xilinx 的除数 ip 内核以及我做错了什么。

这是代码简化为问题，我在 ISE 中额外做的就是添加除数核心白衣

CE - 启用
商宽度 17
除数宽度 11
余数有
符号
每个器件 2 个时钟

和带有NET“CLK_50MHZ”定义的ucf文件

我无法摆脱这个错误http://www.xilinx.com/support/answers/13873.htm

我有这段 IP，它应该是一个 32 位字节的可寻址内存。但我不能让它推断出块公羊，它推断出大量的触发器......

它应该安装在只有双端口块 RAM 的 Spartan3e (xc3s1200e-4fg320) 上，实际上，内存被分成奇偶排列的两个阵列......

这是代码，我希望这可能有助于理解我做错了什么？

这是什么错误，我应该寻找什么？

是否可以在任何 Xilinx FPGA 设备上对没有 EDK 的 Microblaze 进行编程？

我正在Linux下开发。

有没有建议的tutos /书籍？有稳定的开源克隆吗？

我有一个非常简单的 VHDL 模块，由几行代码组成。问题是，当我生成比特流时，我最终会得到一个巨大的比特流。我猜这是因为 XST 添加了大量额外信息，以便比特流可以在 FPGA 上独立运行。

然而，就我的目的而言，单独查看模块的比特流大小而没有任何额外的点点滴滴，只有 vaniall 模块会很有趣。Xilinx ISE 12.1 中是否有允许我这样做的选项？

非常感谢，里奇

我正在尝试为使用 XST 工具合成的 Xilinx Virtex 5 FPGA 用 VHDL 编写的 LUT 和切片的一些非常具体的行为。我不知道我是否可以通过让工具推断我的意思来实现我的行为，那么我如何明确指示这种情况发生呢？

我说的是在 Virtex5 上使用 6 输入 LUT，其中一个 CLB 中有 4 个。

我想明确说明： - 一个 CLB 切片中 4 个 LUT 的输入 - 路由 4 个 XORCY 的“S”输出 - 指定“第一个” MUXCY (C0) 的输入 - 路由“第 4 个” MUXCY 的输出(Cn) - 能够以特定顺序指定 CLB 的每个 LUT 的输入，因为它们显然是级联的。

理想情况下，我很想用所有输入和输出在 VHDL 中实例化一个“CLB”，并能够映射这些..

我对文档进行了大量研究，但没有发现任何真正的东西