xilinx - Xilinx ISE“无法直接访问内存 Q”

Question

这是什么错误，我应该寻找什么？

Answer 1

完成后出现此错误：

wire Q[3:0]当我应该有的时候wire [3:0] Q;

Answer 2

在 Xilinx Vivado 下，如果您已导入 SystemVerilog 代码并且没有在系统导航器中设置源代码类型，也会出现错误。Vivado 默认将所有内容都设为基本 Verilog，尽管如果文件类型为 SystemVerilog，Verilog 中的几乎所有内容都可以很好地合成，但反之则不然。