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我想在 VHDL 文件中生成高级 VHDL 块之间所有信号连接的列表。

例如，这就是 Quartus 的 RTL 查看器所做的，但是是图形化的。

我希望我的结果是文本而不是图形，并且看起来像这样：

它不必看起来完全像这样，但它应该传达这种一般的高级连接信息。

有什么方法可以用 Quartus 或其他 VHDL 工具做到这一点？

我有一个 FIFO，它的接口看起来像这样：

这个接口是给定的，我不能改变的是。现在的问题是，出于调试目的，我想看看向 FIFO 写入和读取的内容。换句话说，理想情况下我想分配两个调试FIFO的输入和输出值，即。

由于显而易见的原因，第二个作业给了我以下错误消息：

[exec] 错误：HDLParsers：1401 - 无法读取模式 OUT 的对象 DOUT。

所以我想知道是否有任何方法可以将 DOUT 值分配给我的调试符号。接口给定了，所以我不能让DOUT成为inout信号。

非常感谢有用的评论！

我正在尝试将“1”添加到 VHDL 中的 N 长度 STD_LOGIC_VECTOR

这是我第一次使用 VHDL，所以我完全不确定如何添加这个 1 而不会增加一个看起来有点多余的全加器

我们不允许在代码中使用更多的库。

另外......任何人都可以为没有编程经验的人指出一个VHDL试用版吗？

谢谢

我正在设计通用移位算术运算符。除了以下面介绍的方式使用 32 位多路复用器（解码器）之外，还有更好的方法来实现它吗？

我试图在其他设计中重用网表但没有成功。

我有一个组件被翻译成网表：

在设计中，我只使用 sel(4 downto 0)。综合工具注意到这种行为并给出警告：

'WARNING:Xst:647 - 输入 sel<31:5> 从未使用过..

我正在生成具有属性的网表：

• 保持层次结构 = true
• 添加 I/O 缓冲区 = 关闭

每当我想将此网表实例化为其他电路中的黑盒模块时，都会出现错误：

错误：NgdBuild:76 - 无法合并到块中，因为在文件中找不到块上的一个或多个引脚，包括引脚“sel<31>”。

如何保留 sel 的大小？我应该提到 sel 需要 32 位宽度，因为它连接到总线。

我需要设计一些数字电路，但它让我无法手工绘制它们。我已经搜索了一种更简单的方法来完成它们，并找到了 VHDL 和更有趣的 SystemC。最后一个非常好且易于理解，但我需要能够以电路的视觉表示形式打印结果。

SystemC 能否将电路打印为图纸？

Quartus 的 RTL 查看器中如何描述变量。我打开 RTL 查看器，它没有显示任何变量寄存器。

例如：

RTL 查看器不会在 RTL 查看器中显示 op_code 是否有原因？我正在使用 VHDL。

编辑：

我想在ModelSim中设置一个 27 MHz 的时钟信号。我通常通过右键单击该信号->时钟->设置周期来设置时钟。例如，50 MHz 时钟 -> 20 ns 或者我使用了 force 语句。

因为 27 MHz 时钟很特殊，它不是整数周期，如果我用 appx 值设置时钟，它总是会出现时序问题。

那么，如何设置这个时钟呢？

VHDL 是否有 TAP（测试任何协议）实现？这会很好，因为这样我就可以使用证明来自动检查我的结果。还有一些不错的格式化程序，例如可以处理输出的smolder 。你可能会问为什么不使用断言。部分 TAP 给了我一些很好的报告，例如文件数量和测试数量。我正在寻找在开始和结束时进行大量测试以及 ok、diag 和 fail 功能的最小实现。is() 真的很好，但不是必需的。我可以写这个，但为什么要重新发明轮子。

这是这个问题中的问题，但对于 VHDL 而不是 Verilog。

我必须为用 VHDL 编写的简单 cpu 模型编写一系列测试平台。我需要的是一段将汇编代码（MIPS）中的指令转换为二进制字符串的代码。我不需要任何干净或优雅的东西。唯一的目的是加快测试速度。我正在考虑使用缩写或类似的东西编写一个 emacs 或 vim 脚本。你有什么建议？