问题标签 [vhdl]

For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.

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optimization - 计算结果和复用与否

在这里使用伪代码。这些风格是否有优缺点:

假设您有一个可以执行加法、与、或和异或的 alu。是否最好让代码一直计算可能的答案,然后根据操作码选择答案(在这种情况下是一个热门):

另一种方法是这样编码:

我也将其视为:

这两种方法都有优点和缺点,还是最终结果差不多?

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vhdl - VHDL:如何在输入端口上设置值?

我正在尝试测试一个VHDL组件,但我似乎无法让这个输入端口给我任何行为。我尝试将端口设置为从“1”到“-”的所有内容,但它在模拟中仍然显示为“U”。任何可能有什么问题的建议?

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c - 如何在设备驱动程序和它控制的 FPGA 之间共享寄存器和位字段定义

是否有任何好的现有软件工具可用于帮助生成具有适当#defines 用于寄存器偏移以及来自 VHDL 的位定义的 C 头文件?如果确实存在任何此类工具,它们对 VHDL 的限制是什么?应该如何指定应该导出的东西?

到目前为止,我已经找到了这些工具,但它们并不是我想要的:

基于这些工具,如果正确的工作流程是同时生成 C 和 VHDL,而不是尝试直接从 VHDL(可能在注释中带有额外的标签)到 C,我也很感兴趣。

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vhdl - VHDL如何将std_logic_vector与std_logic信号一起添加?

我有

我正在尝试构建一个简单的 ALU,这个 ALU 提供的功能之一是当

所以我写了

但显然它不会起作用,因为doutaand的数据类型doutbstd_logic_vectorasco只是std_logic

编译时出现此错误

知道如何解决这个问题吗?

编辑: 也试过

但仍然没有运气,这次编译器说

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syntax - 错误 10500,没有意义

我正在研究一个 4 x 4 位乘法器,并收到此错误消息,“错误 (10500):lab_6.vhd(33) 附近文本“之后”的 VHDL 语法错误;期待“)”或“,”二十次。问题是我在 after 语句之后有一个“)”或一个“,”。这是代码:

感谢您的帮助和时间。

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assembly - 微控制器 8051:如何获取 JB 和 CJNE 指令的输入地址?

我正在从头开始用 VHDL 实现整套 8051 指令。大多数事情进展顺利,但偶然发现了这两条指令:

非常感谢任何帮助或提示。先感谢您!

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tdd - 使用 Verilog 或 VHDL 进行逻辑(芯片)设计的测试驱动开发 (TDD) 经验

我在网上看过,讨论/示例似乎是针对传统软件开发的。由于 Verilog 和 VHDL(用于芯片设计,例如 FPGA 和 ASIC)与软件开发 C 和 C++ 相似,因此看起来是有道理的。但是,它们有一些差异,它们基本上是并行的,并且需要硬件来进行全面测试。

你有过哪些好的和坏的经历?您可以在此特定应用程序上建议任何链接吗?

编辑/澄清:2009 年 10 月 28 日:我特别询问 TDD。我熟悉做测试台,包括自检台。我也知道 SystemVerilog 有一些用于测试台的特殊功能。

2009 年 10 月 28 日:暗示的问题包括 1) 为任何功能编写测试,从不使用波形进行模拟和 2) 首先编写测试/测试平台。

2009 年 11 月 29 日:实证研究表明,测试驱动开发提高了他们报告的(软件)TDD 质量“四种产品的预发布缺陷密度(以每千行代码的缺陷数衡量)下降了 40% 到 90%相对于不使用 TDD 的项目。团队管理层主观地报告说,使用 TDD 的团队的初始开发时间增加了 15-35%,尽管团队同意这可以通过降低维护成本来抵消。减少的错误降低了流片的风险,但代价是适度的进度影响。 也有一些数据。

2009 年 11 月 29 日:我主要做控制和数据路径代码,而不是 DSP 代码。对于 DSP,典型的解决方案包括 Matlab 位精确仿真。

2010 年 3 月 2 日:TDD 的优点是您可以确保测试首先失败。我想这也可以通过断言来完成。

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overflow - 溢出位 32Bit ALU VHDL

我目前正在用 VHDL 编写一个 32 位 ALU(加/减)。我遇到了溢出位的问题。根据运算(加法,减法)和输入值,我看不到何时设置溢出。

你能帮助我吗 ?

最好的问候,安德烈

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python - 哪种编程语言在其正式规范中具有非常短的上下文无关语法?

哪种编程语言具有简短而优美的语法(在 EBNF 中)?

有些语言更容易被解析。前段时间我创建了一个简单的 VHDL 解析器,但速度很慢。不是因为它完全用 Python 实现,而是因为 VHDL 语法(在 EBNF 中)非常庞大。Python 的 EBNF 很漂亮,但不是很短。

我建议像 LISP 这样的许多函数式编程语言都有简短的简单语法,但我对 C 或 Bash 等更流行的简单命令式语言感兴趣。

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hardware - 从常规编程开始使用 HDL

我一直有点想制作自己的微处理器。我读过如何制作自己的微控制器?.

我多次尝试学习一些 Verilog 和 VHDL。但是对于我的生活,我无法理解语言风格。我来自 C/C++/C# 背景,并且在使用 Ruby 进行功能性编程方面(成功地)进行了一些尝试。

任何人都可以推荐一本书或在线资源来从头开始教授 HDL 语言(这样我就可以忘记我的程序性思维方式)

此外,我无法准确了解如何模拟 HDL 程序。没有什么比打印或硬件更重要的了,那么在没有 FPGA 的情况下测试程序的最佳方法是什么(不过我有时会订购其中一个!)。模拟它究竟是如何工作的?

基本上,我只需要有人帮助我了解 HDL 及其仿真。