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我一直在这里阅读各种问题，因为我正在学习 VHDL 并一直在寻求改进。然而，这条评论让我很好奇：

简单状态机问题

在大学的简短 VHDL 课程中，有人告诉我，分离进程是最好的形式，以分离同步方面。

显然这是个人喜好，但我希望一些更有经验的用户能够根据自己的喜好阐明利弊？一种比另一种更常见吗？

谢谢！

我记得前段时间读到异步或同步复位在 FPGA 中实现的效率更高，因为触发器已经有一个，但另一个需要额外的逻辑。

有谁知道这是哪条路？Xilinx，Altera，Other 是否也是这样。

在学习的时候，我曾经给每个 FSM 加上一个异步清零和一个同步复位，以防万一。这有什么好处吗？

感谢您的任何反馈！

我需要从 PC 读取一个小图像（tif 格式）到 FPGA 套件（ALTERA DE2-70）进行处理，然后将其写回 PC。我不知道如何在 Verilog 中做到这一点？

可以在C中完成吗？如果是这样，我怎样才能结合我的 C/HDL 代码一起工作？

谢谢！

下面的代码在 Verilog 中实现了一个 Delta-sigma DAC，来自 Xilinx 应用笔记，我想编写等效的 VHDL 代码。我对 Verilog 一无所知，而且我是 VHDL 的初学者，所以我不得不做出很多猜测，并且可能是初学者的错误（代码如下）。我不确定翻译是否正确，有人可以帮忙吗？

原始 Verilog

我在 VHDL 中的尝试：

这里有没有人用自定义硬件扩展了 LEON3 软核？我正在寻找如何将自定义外设添加到 AMBA AHB 总线的基本示例

我已经用 VHDL 编写了一个算法，但是我收到了我不理解的消息“sra/sla 在这种情况下不能有这样的操作数。”。请问有什么帮助吗？

我有一个应该运行的非常简单的 vhdl 测试平台。我的组件都有一个复位信号，因此寄存器设置为 0 并且其他组件正确初始化......但是......如果我创建一个公共信号仅在第一个时钟周期内重置所有组件，我怎么能告诉信号在第一个时钟周期后下降，再也起不来？？？？

我知道这是一个愚蠢的问题，但是，你会怎么做？？？？？？？？？谢谢你。

我合成了一个小设备来测试 block-ram 推理。

我收到了来自 XST 的消息：

小 RAM 将在 LUT 上实现，以最大限度地提高性能并节省 Block RAM 资源。如果您想强制其在块上实现，请使用 option/constraint ram_style。

但是，我不知道在 ISE（在我的情况下为 11.1）或约束文件中哪里可以找到此选项/约束...

我不想在我的代码中直接使用 VHDL 属性。

几天前，我开始为初学者开设 VHDL 课程。

我有一个代码（下），我试图了解它显示了什么样的电路以及不同的步骤是如何运作的。我已经在互联网上环顾了一段时间，但无法真正理解它的作用？所以我想现在有人可以给我一些解释吗？:.-)

我不确定，但我认为它是一种带缓冲区的“加法器”？并且缓冲区使用 2 位（Cs-1 下降到 0）但是我不知道 Cs 是什么意思……事实上，这段代码中有很多东西我不明白。

如果有人能花一些时间帮助我理解代码，我将不胜感激。

我有一个包含大约 30 个输入的组件，并且我有一个相同数量的向量。我想沿线端口映射组件

component port map(vector(0), vector(1), .... ,vector(31));

有没有比写出向量中的每个插槽更快的方法？

谢谢