问题标签 [vhdl]
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vhdl - Xilinx 中的“死代码”
我有一些我正在为课程编写的 VHDL 代码。但是，合成工具将 cell3、cell2 和 cell1 识别为“死”代码，并且不会对其进行合成。
我真的不知道发生了什么导致细胞 3、2、1 在合成中被移除；我已经对其进行了 5 次以上的审查，并询问了几个不同的人，但我找不到“为什么”。
不是在寻找解决方案，只是一个指向原因的指针。
vhdl - 如何在 VHDL 中实现堆栈/队列等数据结构？
如何在 VHDL 中模拟堆栈或队列的行为？任何指针？
我曾想过使用诸如位的逻辑移位操作之类的东西，但是如何检查堆栈为空的约束或堆栈溢出的情况？
vhdl - 显示 ASCII 字符的计数器输出
我有以下代码可以计算到 59。它开始时很好，但在 31 之后，开始显示 ASCII 字符，如 '('、'$'、'#' 等，而不是数字。知道我哪里出错了?
port - VHDL端口映射问题
我对 VHDL 比较陌生。我正在尝试编写代码来使用全加器的组合进行无符号乘法。编译时将其传递给端口映射。我已经解决了第一张地图中的错误，但所有其他地图都给我带来了问题。
我得到相同的错误：“端口映射方面的表达式实际值必须是静态的”
这是我的代码。任何帮助表示赞赏。此外，如果您有基于查看我的代码的一般提示，我将不胜感激。
谢谢，布兹基
vhdl - 如何为我的作业添加这些 STD_LOGIC_VECTOR？
在调试了我的代码之后，我已经到了编译器接受它的地步，但是它抛出了一个模拟器异常。
我遇到的主要问题是初始化临时数组并在最后添加向量。
用于添加的方法是我在参考中找到的一种，因为您无法添加 STD_LOGIC_VECTORs
谢谢，布兹基
hardware - 谁能推荐一个学习VHDL的好资源？
谁能推荐一本学习VHDL的好书？或者失败了，有什么好的资源吗？
vhdl - 为什么我不能增加这个`std_logic_vector`
这里发生了什么？为什么我会收到“运算符参数类型不匹配”，我能做些什么来解决它？
谢谢
vhdl - VHDL的隐藏特性
原来的问题是：
VHDL 中有哪些真正有用但深奥的语言特性，您实际上已经能够使用它们来完成有用的工作？
原来的问题被删除了，我只是在回答。我认为这是一个有趣的问题，尤其是当您将 VHDL 与其他（普通）编程语言进行比较时。
免责声明：我只在 VHDL 中做了一些琐碎的例子。
但是与其他编程语言相比，我特别喜欢的是（这可能不是您要问的，但我认为每个程序员都应该对 VHDL 有所了解）：
具有单个接口的多个不同实现（架构）并轻松交换它们的能力。
语言模型固有的低开销并行性。它让我想起了数据流语言。
diagram - 绘制VHDL框图的程序？
是否有任何免费程序可以解析一组 VHDL 文件并从中构建框图？
我正在寻找一个程序，它将构建一个框图图像与层次结构的文档一起使用，类似于 javadoc 在解析一系列类的文档后构建类图的方式。
vhdl - 触发器在两个信号的边缘触发
我需要一个对两个不同信号的边缘做出反应的触发器。像这样的东西：
这样的触发器是否存在，或者我可以使用其他一些技术吗？我需要在 Xilinx Virtex-5 FPGA 上进行综合。谢谢