是否有任何免费程序可以解析一组 VHDL 文件并从中构建框图？
我正在寻找一个程序，它将构建一个框图图像与层次结构的文档一起使用，类似于 javadoc 在解析一系列类的文档后构建类图的方式。
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Altera 的 Quartus 可以编译 VHDL 并为您提供顶层原理图块，代表 VHDL 信号。赛灵思 ISE 也是如此。它不是开源软件，但可以免费下载和使用。
于 2009-07-21T00:28:56.557 回答
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反正没有什么开源的。不久前，我为 verilog 设计寻找类似的东西，但没有成功。
于 2009-07-21T11:11:47.833 回答
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Synplify Pro 和 Synplify Premier 有一个 RTL 查看器，是我见过的程序中我最喜欢的程序。我还在 Xilinx ISE、Altera 的 Quartus 和 Mentor 的 HDL 设计器中看到了 RTL 查看器。
于 2009-12-01T15:15:35.770 回答
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Mentor 的 HDL 设计器就是为此目的，但它不是免费的，尽管您可能可以获得打折的学生版。
正如 thetrus 所指出的，Quartus 也有一个 RTL 查看器，但它生成的图表质量很差——你不能真正将它们用于文档。它们对于捕获合成错误最有用。
于 2009-09-18T06:16:03.867 回答
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荷兰 Ede 的 HDL Works 有 EASE，它类似于 Mentor 的 HDL Designer，但更灵活且便宜得多，我都使用过。在这两者中，根据我的经验，EASE 更容易使用和维护。我发现 Mentor 工具难以使用且不稳定，但我认为它已经得到了改进。EASE 更加直观，重点仍然是代码而不是工具使用。与 Xilinx、Synopsys 和其他公司的综合后工具不同，HDL Works 工具和 Mentor HDL Designer 是预先综合的。Sigasi 是一个介于前后之间的工具。我见过但还没有使用过后者。看起来很有希望。链接： https ://www.hdlworks.com/products/ease/index.html
于 2018-04-03T20:33:49.567 回答