vhdl - 如何生成 VHDL 模块之间的连接列表？

Question

我想在 VHDL 文件中生成高级 VHDL 块之间所有信号连接的列表。

例如，这就是 Quartus 的 RTL 查看器所做的，但是是图形化的。

我希望我的结果是文本而不是图形，并且看起来像这样：

Block A:
input: block_a_instance_name.signal_name <- block_b_instance_name.signal_name
input: block_a_instance_name.signal_name <- block_c_instance_name.signal_name
output: block_a_instance_name.signal_name -> block_d_instance_name.signal_name

BLOCK B:
input: block_b_instance_name.signal_name <- block_b_instance_name.signal_name
input: block_b_instance_name.signal_name <- block_c_instance_name.signal_name

它不必看起来完全像这样，但它应该传达这种一般的高级连接信息。

有什么方法可以用 Quartus 或其他 VHDL 工具做到这一点？

Answer 1

该格式看起来与标准 VHDL 端口映射没有什么不同。应该能够为此使用快速的 Perl 脚本。