问题标签 [fpga]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
io - 开始 FPGA 编程
我想开始 FPGA 编程。我对 FPGA 如何工作等一无所知。我想买一块开发板，不太贵，但至少要有 40 个 I/O 引脚。任何高达 300 美元的东西都可以。
我决定用 Verilog 编程。我不确定以下内容：
我编译的“程序”将如何存储在芯片上？我猜这个芯片有某种 EEPROM 来保存我的程序，但从我读到的内容来看，它显然存储在 RAM 中。我希望我的程序每次开机时都保留在芯片上（或以某种方式加载）。
我可以购买单独的 FPGA 芯片（不是整个开发板）进行生产吗？如果是，我怎样才能将我的程序上传到单独的芯片？它是否以某种方式连接到开发板？
java - 通过 Java 发送 UDP 数据包
我正在尝试通过笔记本电脑的以太网电缆将 UDP 数据包从我的 PC 发送到 FPGA。我一直在使用 Java 的 DatagramPacket 和 DatagramSocket 来发送 UDP 数据包。但是，这些数据包只会通过我笔记本电脑的无线接口发送。如何指定数据包应通过我的以太网接口？
谢谢你。
vhdl - 24khz的声音（ADC）读数是多少？
在不使用外部 ADC 转换器（仅从音频插孔光学获取电压平衡输入）的情况下，可以通过普通 FPGA（Xilinx Spartan 3，曾经的任何东西）制作多少高保真度（128K 44kH）的“声音输入”？
在这里，使用 VHDL 代码生成纯正弦波作为 FPGA 的输出，指出 FPGA 本身可能无法执行这样的工作。
但是，在提议的测试项目中，该分辨率仍有 4 个输入/4 个输出，并且...
实现前置 DAC/前置 ADC 输出所需的门的可能性/数量是多少？
vhdl - 简单状态机问题
我有一个非常简单的 FSM，它应该驱动外部 RAM 的一些输出信号。我遇到的问题是处理可以输入和输出的数据总线......我不太确定如何在我的 FSM 中最好地处理这种情况。问题来自以下行：
显然，左侧是变量，右侧是信号。有没有一种“好”的方式来处理我所拥有的 FSM 中的 inout 信号？
非常感谢代码改进了这个简单的 FSM 的评论！
vhdl - State to std_logic
I have defined my state as follows:
Now I would like to use this state information to form another signal
Does anyone know how I can concert state into a std_logic_vector so that I can concatenate these two signals?
Many thanks, Rob
verilog - 将 Altera M9K 的内容重置为 0（上电值）
再会，
我正在开发一个包含 M9K 块存储器的 Stratix III FPGA，其内容在上电时可以方便地初始化为零。这非常适合我的应用。
有没有办法在不重启/重新刷新/等FPGA的情况下将内容重置为零？在 megawizard 插件管理器中似乎没有这样的选项，我想避免浪费一堆逻辑，这些逻辑只是依次向每个地址写入零......
我环顾四周，没有提到这种机制，但我想我会问一下，以防有人知道一个方便的技巧:]顺便说一句，我正在使用 VHDL，但我应该能够翻译任何 Verilog。
数据表（不包含答案！）：http ://www.altera.com/literature/hb/stx3/stx3_siii51004.pdf
在此先感谢
- 托马斯
PS：这是我在这里的第一篇文章，所以如果我违反了任何礼仪，请告诉我:)
fpga - 寻找 IP 模块的库声明
我想在自己的设计中使用 ICAP 控制器的 Xilinx 硬件模块。该模块使用以下库：
我正在查看目录和子目录
但我找不到 hwicap 的包声明。任何人都知道赛灵思在哪里“隐藏”了这些信息。
非常感谢
verilog - 如何在 Verilog 中实现可综合的 DPLL？
是否有任何直接的方法可以在可合成的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被合成。我要锁定的信号约为系统时钟频率的 0.1-1%。我正在使用我从 1980 年的 IEEE 论文中重建的一个，但它的表现不如宣传的那么好。
为简单起见，锁可以在二进制脉冲信号上工作。
vhdl - 添加 std_logic_vectors 时出错
我想要一个添加两个 std_logic_vectors 的简单模块。但是，将下面的代码与 + 运算符一起使用时，它不会合成。
我从 XST 收到的错误消息
第 17 行。+ 在这种情况下不能有这样的操作数。
我想念图书馆吗？如果可能的话，我不想将输入转换为自然数。
非常感谢
vhdl - 网络实例化的问题
我有一个非常简单的状态机，可以设置一些控制信号来与第三方 IP 交互。代码大致如下：
Sythesis 工作正常，但是，当应用以下约束文件时，我得到 ERROR:ConstraintSystem:59 - NET "testip/ip_we" not found。testip/ip_datain 和 testip/ip_ce 也是如此。
我检查了网表，确实没有 testip/ip_we、testip/ip_ce 和 testip/ip_datain 网。任何人都知道为什么其他网络不在网表中，这一切都非常令人困惑。
非常感谢您的任何反馈！
编辑：请参阅附件顶部模块文件中的详细实例：
这应该可以完成这项工作，但是当查看网表并寻找信号 Icap_ce 或 Icap_we 时，它们根本不存在。我只是认为这些网不存在或已重新命名，因此我再也找不到它们了。谢谢