verilog - 如何在 Verilog 中实现可综合的 DPLL？

Question

是否有任何直接的方法可以在可合成的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被合成。我要锁定的信号约为系统时钟频率的 0.1-1%。我正在使用我从 1980 年的 IEEE 论文中重建的一个，但它的表现不如宣传的那么好。

为简单起见，锁可以在二进制脉冲信号上工作。

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在 FPGA 设计中，我通常使用内置的 DCM 或 PLL。

Cyclone 2 内置多达 4 个 PLL。

看看Cyclone 2中的 PLL 。

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