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我正在做一个关于跳频收发器的项目。我想在 FPGA 上实现锁相环，即数字 PLL。我将输入信号与某个频率相乘，然后通过 LPF。现在我把这个低频给DDS。我希望我的 DDS 像 VCO 一样工作并锁定输入相位/频率。我怎样才能做到这一点？

我还需要知道 DDS 中的相位累加器是如何工作的：它们如何或使用什么输入来生成相应的频率？

我正在尝试在 PCIe FPGA 设备的设备驱动程序中调试一些奇怪的问题。设备驱动程序和 FPGA 映像都是在内部开发的。

目标系统是 x86，操作系统是 fedora 9。它有一个 PCIe 卡，FPGA 插入它唯一的 PCIe 插槽。从 EEPROM 引导后加载 FPGA 映像。

驱动程序的编写方式是使用 /sys/bus/pci/devices/0000:02:00.0/ 资源文件（其中 0000:02:00.0 是包含 FPGA 的卡的 PCI 插槽）来配置FPGA。

当系统启动时（或从休眠状态返回时），FPGA 链路接缝丢失，资源文件丢失。当 FPGA 正确启动时，一切正常（资源文件在那里）。当系统进入休眠状态时，FPGA 断电。当它从休眠状态返回时，FPGA 上电，然后开始驱动程序初始化。

我怀疑接下来的事情：

• 固件中的错误 - 与 PCI 插件有关的东西？
• 内核中的错误 - 最不可能，因为可以很好地识别其他 PCI 卡。只有
  这张 PCI 卡会出问题

问题是：

• 有没有人遇到过类似的问题？
• 还有什么可能是错的？
• 有关如何调试此问题的任何建议？

编辑

我刚刚发现了这个错误，这与我看到的问题非常相似。

我正在设计通用移位算术运算符。除了以下面介绍的方式使用 32 位多路复用器（解码器）之外，还有更好的方法来实现它吗？

我试图在其他设计中重用网表但没有成功。

我有一个组件被翻译成网表：

在设计中，我只使用 sel(4 downto 0)。综合工具注意到这种行为并给出警告：

'WARNING:Xst:647 - 输入 sel<31:5> 从未使用过..

我正在生成具有属性的网表：

• 保持层次结构 = true
• 添加 I/O 缓冲区 = 关闭

每当我想将此网表实例化为其他电路中的黑盒模块时，都会出现错误：

错误：NgdBuild:76 - 无法合并到块中，因为在文件中找不到块上的一个或多个引脚，包括引脚“sel<31>”。

如何保留 sel 的大小？我应该提到 sel 需要 32 位宽度，因为它连接到总线。

谁能告诉我没有管道的简单 MIPS Verilog 代码......它在 FPGA 上的实现？

问候

我们正在检查在 FPGA 与 Normal Quad x86 计算机上运行的算法有多快。

现在在 x86 上，我们多次运行该算法，并取一个中值以消除操作系统开销，这也从错误中“清除”了曲线。那不是问题。

FPGA算法中的度量是以周期为单位，然后将周期计时，而FSMD无论如何都可以计算周期......

我们认为计数周期是太“纯”的度量，这在理论上可以做到，不需要进行真正的度量或在真实的 FPGA 中运行算法。

我想知道是否存在论文或一些想法来进行实时测量。

我似乎认为 FPGA 可以在芯片运行时更新。我需要知道这是否正确。

从我读到的内容看来，您可以按需更改 FPGA 网表，就像更改处理器上运行的程序一样。是的，我知道 FPGA 不是处理器。

我的假设是否正确，如果不正确，那又如何呢？

我需要从 PC 读取一个小图像（tif 格式）到 FPGA 套件（ALTERA DE2-70）进行处理，然后将其写回 PC。我不知道如何在 Verilog 中做到这一点？

可以在C中完成吗？如果是这样，我怎样才能结合我的 C/HDL 代码一起工作？

谢谢！

您是否知道任何用 C 或 HDL 为 FPGA 实现 OCR 的开源（开放核心）实现？我在哪里可以找到它们？

谢谢

什么是 FPGA，我在哪里可以买到？他们要花多少钱？

你需要什么样的系统来试验它们？如何对它们进行编程？

如果这是正确的术语，您可以“加载”使用普通 Mac 的 FPGA 吗？

它们非常昂贵还是我今天可以买一个？

读完这个问题后，我对 FPGA 产生了兴趣。