frequency - DDS频率合成器数字锁相环

Question

我正在做一个关于跳频收发器的项目。我想在 FPGA 上实现锁相环，即数字 PLL。我将输入信号与某个频率相乘，然后通过 LPF。现在我把这个低频给DDS。我希望我的 DDS 像 VCO 一样工作并锁定输入相位/频率。我怎样才能做到这一点？

我还需要知道 DDS 中的相位累加器是如何工作的：它们如何或使用什么输入来生成相应的频率？

Answer 1

Xilinx DDS 编译器的数据表包含一些有关操作理论的信息。您可能想看看它们。