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我需要在基于 1.333 MHz 输入时钟引脚的 Virtex-6 Xilinx FPGA 中生成内部 64 MHz 时钟信号。如果我在 ISE 工具中使用时钟发生器向导，它只允许输入时钟频率低至 10 MHz。1.33 MHz 时钟输入如何用作 MMCM 的时钟源？

我对 Virtex-6 BlockRAM 感到困惑。

我想实现一个具有 15 位地址（32,768 个字）和每个字 12 位读写数据的 BRAM。当我探索实现的设计时，我发现为此使用了 12 个 BlockRAM。这是否意味着 Virtex-6 中的每个 BRAM 都有 1 位数据？！

Virtex-6 中每个 BlockRAM 的数据宽度和容量是多少？

我正在为可重新配置的CPU 开发重新配置控制器。我尝试实现的功能之一是正确处理 CRC 错误，并允许在重新配置期间中止。我正在使用 Virtex7 板，如ug702.pdf（第 98 页）中所述，在 CRC 错误后重新加载比特流不是问题，也可以执行 ABORT，如ug470_7Series_Config.pdf（第 48 页）所示。

乍一看，它似乎按照文档中的描述工作，即在出现 CRC 错误时，我的重新配置控制器会通知 CPU，CPU 会为我的控制器提供新的比特流。此外，CPU 可以向我的控制器发送一个中止命令，控制器会按照文档中的说明中止它。

然而，它似乎只是偶尔起作用，有时整个系统冻结，有时我得到无意义的异常，有时似乎没有采取无条件跳转。

我不确定我是否在某个地方搞砸了，或者这是意料之中的，因为部分比特流所在的容器与管道和总线互连。我记得在一些 xilinx pdf 中读到，直到遇到比特流末尾的 desynch 命令才最终配置比特流。这是否意味着在将完整的部分比特流加载到结构上之前，结构不会受到影响，没有任何错误，因此不会影响设计的其余部分。或者是部分加载的部分比特流实际配置到 fpga 上并且可以在其输出上触发各种奇怪的信号？

我会在 PM2 模块上的引脚连接器上提供 din+ 到 A2，将 din- 提供到 A2，连接到 FPGA，但我在顶层 vhdl 设计模块中只有 1 个输入端口“din”连接到 FPGA 上的 AG7 引脚。如何在 UCF 文件中进行连接？

即使我给 IOBDELAY=NONE，错误仍然存​​在有人能告诉我哪里出错了吗？此语法取自 IBUFDS 的语言模板

我需要在 Virtex 6 中实现源同步接收器，该接收器从高速 ADC 接收数据和时钟。对于 SERDES 模块，我需要两个时钟，基本上是输入时钟，由 BUFIO 和 BUFR 缓冲（推荐）。我希望我的照片能说明情况。

时钟分布

我的问题是，我有一些 IOB，BUFIO 无法访问，因为它们位于不同的、不相邻的时钟区域。有朋友推荐使用MMCM，将输出连接到BUFG，可以到达所有IOB。这是一个好主意吗？我不能在不使用 MMCM 之前将我的 LVDS 时钟缓冲器直接连接到 BUFG 吗？

我对 FPGA 架构和时钟区域的了解仍然非常有限，所以如果有人有一些好的想法、明智的话或者过去可能已经为类似问题找到了解决方案，那就太好了。

这是在运行：

• Ubuntu 64 LTS
• 赛灵思平台工作室 14.7 (lin64)

我正在尝试运行PLDkit 提供的 Virtex 5 板microblaze_demo中包含的项目，但我遇到了一个非常无用的错误。

简短的错误日志

不幸的system_microblaze_0_wrapper_xst.srp是，据我所知，从未创建过。由于大小原因，完整的比特流构建日志位于pastebin 。

我只是想按照PLDkit 提供的说明进行操作——我以前从未使用过 microblaze。我能做些什么来解决这个问题？

系统.mhs

mpmc核心需要更新其版本，但下面的代码与它们提供的代码相同：

我的设计中有一个时钟频率为 100MHz 的 DCM：

设计中使用了输入开关选择的不同时钟。例如，对于开关位置 0，将使用 CLKOUT0_OUT，它实际上是输入时钟除以 1。我只在输入时钟上使用了时序约束，如下所示：

TIMESPEC "TS_clk" = PERIOD "clk_in" 100 MHz HIGH 50 %；

DCM 输出由工具自动约束。然后对所有约束进行时序分析，显示不满足一个约束：

和最大。频率是：

设计统计： 最小周期：11.280ns{1}（最大频率：88.652MHz） 从/到任何节点的最大路径延迟：2.771ns

而当我只选择输入时钟的约束时，它与 CLOCK0_OUT 相同，那么所有约束都得到满足。

设计统计：最小周期：8.332ns{1}（最大频率：120.019MHz）

谁能解释一下这种行为。我应该考虑对 DCM 输出自动生成的约束，还是考虑对输入时钟的约束就足够了？问候

我正在使用具有 200Mhz 时钟的 Virtex-7 评估板。我的设计的关键路径小于 4ns。我正在尝试使用时钟向导 IP 从 200MHz 的输入时钟生成 120MHZ 时钟。但是，我在实施后面临着失败的时机。我查看了时序摘要，似乎关键路径没有改变，而我有很大的负松弛。我想知道为什么会这样？为什么在关键路径不变的情况下有很大的负松弛？

我在 virtex 6 的 xilinx 14,1 上运行一个项目。我生成了综合报告。查看时我找不到最短期限..请帮忙？

速度等级：-3

最短周期：未找到路径

时钟前的最小输入到达时间：15.397ns

时钟后最大输出所需时间：0.562ns

最大组合路径延迟：未找到路径

自动计算最大频率需要什么。