buffer - 使用 BUFIO 和 BUFG 到达时钟区域

Question

我需要在 Virtex 6 中实现源同步接收器，该接收器从高速 ADC 接收数据和时钟。对于 SERDES 模块，我需要两个时钟，基本上是输入时钟，由 BUFIO 和 BUFR 缓冲（推荐）。我希望我的照片能说明情况。

我的问题是，我有一些 IOB，BUFIO 无法访问，因为它们位于不同的、不相邻的时钟区域。有朋友推荐使用MMCM，将输出连接到BUFG，可以到达所有IOB。这是一个好主意吗？我不能在不使用 MMCM 之前将我的 LVDS 时钟缓冲器直接连接到 BUFG 吗？

我对 FPGA 架构和时钟区域的了解仍然非常有限，所以如果有人有一些好的想法、明智的话或者过去可能已经为类似问题找到了解决方案，那就太好了。

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将 MMCM 用于外部输入是很常见的，如果只是为了清理信号并实现其他一些不错的功能（例如用于四倍数据速率采样的 90/180/270 度相移）。

他们在 7 系列中引入了多区域时钟缓冲器 (BUFMR)，这可能会对您有所帮助。Xilinx 发布了关于何时使用哪个时钟缓冲器的很好的回答记录：7 系列 FPGA 设计助手 - 使用不同时钟缓冲器的详细信息

我认为你朋友的建议是正确的。

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