verilog - 我正在尝试在 ISE 中为 virtex 6 综合任何简单项目。当我生成综合报告时，没有计算最短周期

Question

我在 virtex 6 的 xilinx 14,1 上运行一个项目。我生成了综合报告。查看时我找不到最短期限..请帮忙？

速度等级：-3

最短周期：未找到路径

时钟前的最小输入到达时间：15.397ns

时钟后最大输出所需时间：0.562ns

最大组合路径延迟：未找到路径

自动计算最大频率需要什么。

Answer 1

继续通过 PAR，运行“Analyze Post-Place & Route Static Timing”，报告底部将为您提供 PAR 设计的最大频率

也许为时钟添加一个时序约束以获得良好的度量：“用户约束”>>“创建时序约束”并为时钟设置一些值。