input - 当设计只有输入信号 Din 时，如何将来自测试设备的 LVDS 信号连接到 fpga virtex 5？

Question

我会在 PM2 模块上的引脚连接器上提供 din+ 到 A2，将 din- 提供到 A2，连接到 FPGA，但我在顶层 vhdl 设计模块中只有 1 个输入端口“din”连接到 FPGA 上的 AG7 引脚。如何在 UCF 文件中进行连接？

PM2 Pin - A1, A2
FPGA pin -AG7, AG6 
FPGA bank VCCO - 2.5v, 2.5v
Pin Function - LVDS pair 100 ohm differential impedance; can also be used as single-ended

Answer 1

您必须手动实例化差分输入缓冲区。对于 Xilinx，它将是 Unisim 库中的 IBUFDS。要么修改您的端口，使其具有两个引脚din并在现有设计中添加缓冲区，要么编写一个简单的包装器来转换差异。对单端并将其传递到当前端口。