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我正在使用具有 200Mhz 时钟的 Virtex-7 评估板。我的设计的关键路径小于 4ns。我正在尝试使用时钟向导 IP 从 200MHz 的输入时钟生成 120MHZ 时钟。但是，我在实施后面临着失败的时机。我查看了时序摘要，似乎关键路径没有改变，而我有很大的负松弛。我想知道为什么会这样？为什么在关键路径不变的情况下有很大的负松弛？

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