问题标签 [virtex]
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verilog - 从 VC709 fpga 板上的差分板载时钟创建单端时钟
我正在尝试将板载差分时钟用于我的 verilog 代码。以下是我的 verilog 和约束文件的片段。即使代码合成得很好，我也看不到板上的 LED 变化。有人可以告诉我我在这里缺少什么吗？
验证：
约束（xdc）：
fpga - VC707 IOBANK 中不同的 VCCO 和 VRN/VRP 电压
如果我在 Virtex-7 的 HP bank 引脚上使用级联 DCI，如果 IOBANK 的 VCCO 和 VRN 电压之间存在差异，内部 DCI 电阻会受到怎样的影响？
一些背景资料：
我正在使用两个 FMC 连接器的 VC707 上制作项目。在这块板上，连接到 FMC 的 IOBANKS 的 VCCO 电压可以重新配置，我必须这样做才能使其与我将使用的夹层卡兼容。这个新电压是 1.2 V。
我需要在从 FMC 到 Virtex-7 本身的几个差分信号上使用 100 欧姆端接，并希望为此使用 DCI。但是，为了能够使用 DCI，您需要在相应 IOBANK（或同一列中的另一个 bank，如果您使用级联 DCI）的 VRN/VRP 引脚上有一个上拉/下拉电阻，以达到与 VCCO 相同的电压电平.
问题是，当 IOBANKS 的 VCCO 连接到可配置的电压源时，VRN 上的上拉电阻连接到恒定的 1.8 V（重新配置为 1.2 V 之前的默认 VCCO 电压）。
有谁知道是否仍然可以使用 DCI 以及 DCI 电阻会受到多大影响？
我猜它会变小。谁能证实这一点？
提前致谢
verilog - 如何创建使用 OPMODE[6:4] = 100 OPMODE[3:2] = 10 OPMODE[1:0] = 00 的乘数？
在 DSP48E1 中，XY 和 Z 多路复用器使用 OPMODE 信号进行控制（7 位输入 [6:4] 位是 Z 多路复用器的选择器，[3:2] 位用于 Y 多路复用器，[1:0] 位用于 X 多路复用器）。我已经为乘法器（用于 Vivado 工具 Virtex 7-DSP48E1）编写了 verilog 代码，在综合后使用了一些 OPMODE 组合。例如此代码 OPMODE 等于 011 01 01 。
我需要编写这样的代码，使用 OPMODE[6:4] = 100 OPMODE[3:2] = 10 OPMODE[1:0] = 00 。[见表 2_9 这里描述了这个模式] OPMODE 描述 TABLES
