fpga - 如何在 Xilinx Virtex-6 中从极低频 (1.33MHz) 时钟源生成高频 (64MHz) 时钟

Question

我需要在基于 1.333 MHz 输入时钟引脚的 Virtex-6 Xilinx FPGA 中生成内部 64 MHz 时钟信号。如果我在 ISE 工具中使用时钟发生器向导，它只允许输入时钟频率低至 10 MHz。1.33 MHz 时钟输入如何用作 MMCM 的时钟源？