问题标签 [verilog]

我对这个 Verilog 代码有疑问。基本上，它不会让我做Y = 3'di声明。基本上，我想Y等于i. 我很确定问题出在i. 那么，有没有办法在 Verilog 中做到这一点？此外，W是一个 8 位的输入（换句话说，W[7:0]）。

谢谢。

再会，

我正在开发一个包含 M9K 块存储器的 Stratix III FPGA，其内容在上电时可以方便地初始化为零。这非常适合我的应用。

有没有办法在不重启/重新刷新/等FPGA的情况下将内容重置为零？在 megawizard 插件管理器中似乎没有这样的选项，我想避免浪费一堆逻辑，这些逻辑只是依次向每个地址写入零......

我环顾四周，没有提到这种机制，但我想我会问一下，以防有人知道一个方便的技巧:]顺便说一句，我正在使用 VHDL，但我应该能够翻译任何 Verilog。

数据表（不包含答案！）：http ://www.altera.com/literature/hb/stx3/stx3_siii51004.pdf

在此先感谢
- 托马斯

PS：这是我在这里的第一篇文章，所以如果我违反了任何礼仪，请告诉我:)

我试图编译代码

但我得到了错误

Error (10170): Verilog HDL syntax error at counter.v(7) near text "@"; expecting ".", or "("

这是什么意思？

我尝试在 systemverilog 中实现一个循环双向链表类（带有一个哨兵节点）。该列表本身似乎按预期工作，但最终导致模拟器崩溃（损坏堆栈？）

这让我想知道这是否是语言根本不支持的东西（在分配方面）？SV 确实有一个“队列”结构，它可以以相同的方式工作（在访问和插入时间上可能更有效）。

有任何想法吗？

是否有任何直接的方法可以在可合成的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被合成。我要锁定的信号约为系统时钟频率的 0.1-1%。我正在使用我从 1980 年的 IEEE 论文中重建的一个，但它的表现不如宣传的那么好。

为简单起见，锁可以在二进制脉冲信号上工作。

我正在寻找一个 Verilog 函数来将我的 ASCII 输入字符串转换为十六进制输出。我不确定我是否可以在 C 中做到这一点并与 Verilog 一起使用。到目前为止，我能够使用以下方法将输入的 ASCII 字符串打印为十六进制值：

有没有办法将输出保存在文本/csv 文件中，并使其可供我的 verilog 代码片段访问？

或者请让我知道 Verilog 本身是否有更简单的方法？

我正在为我为计算机体系结构创建的处理器在 Verilog 中开发一个简单的符号扩展器。

这是我到目前为止所得到的：[编辑：稍微更改了选择语句]

我添加了 while (CLK == 1) 认为可以解决我的问题，我认为这是一个无限循环。当我尝试在 iSim 中进行测试时，电路从未初始化。

我还尝试删除复制语法，只为 [8]-[15] 执行扩展 [8] = 扩展 [7] 等，但结果相同，所以我很确定最里面的语法是正确的。

这是测试文件：

有什么想法可以成功地做到这一点吗？

我正在尝试在 Verilog 中编写 BCD 加法器，但其中一个模块遇到了问题。具体来说，加法器采用两个 BCD 数字并将它们相加。所以，这个想法是，如果两位数之和小于或等于九，那么它是正确的。但是，如果它更大，则必须添加 6 的偏移量。到目前为止，这是我的 Verilog 代码：

无论如何，当我尝试在 Xilinx 中合成它时，我收到以下错误：

错误：HDLCompilers：247 - “DIGITADD.v”第 33 行对标量线“c2”的引用不是合法的 reg 或变量左值

错误：HDLCompilers:247 - “DIGITADD.v”第 33 行对标量线“s2”的引用不是合法的 reg 或变量左值

错误：HDLCompilers：42 -“DIGITADD.v”第 33 行非法的程序分配左侧

我尝试更改一些东西，例如将电线更改为 reg，但我仍然无法使其正常工作。任何帮助表示赞赏。

可能这个问题有点不适合 StackOverflow，但是编译器和 Verilog（可以被认为是编程语言）都与这个项目有关。

我在哪里可以找到从 Verilog 语言到 GDSII 格式或 Netlist 的开源（或可下载和免费非商业用途）编译器？有很多 Verilog 模拟器（将其编译为本机机器代码或 C），很多 Verilog 到 FPGA 编译器，但我想要编译器，能够从 Verilog 生成晶体管的几何结构。

网表是http://en.wikipedia.org/wiki/Netlist - IC 元件的互连，例如晶体管、电阻器甚至单元（？）。它可以转换为 GDSII，但如果编译器在“Verilog->Netlist”上工作，我还需要一个免费的转换器“Netlist->GDS2”。

GDSII http://en.wikipedia.org/wiki/GDSII - 是一种 VLSI 集成电路 (IC) 格式，IC 制造商可以接受。一个人几乎不可能在硅中制造他的 GDSII，但我认为，尝试编译小示例可能很有趣。

该编译器可以使用“完全定制”（它将自己绘制所有晶体管）或“基于单元”的设计（verilog 被编译成一些库单元的几何集合）。

当然，需要的编译器可以是大学项目，不能编译大的verilog项目。

谢谢。

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