问题标签 [verilog]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - 是否允许模块标识符与 Verilog 中的模块类型相同？
例如
我可以在顶部模块中将去抖动器实例化为“去抖动器”，还是非法？
arrays - 使用线数组作为输入的语法
我有以下模块：
我正在尝试通过以下代码使用它：
由于最后一行，它不会编译，为什么？
谢谢。
loops - 如何不在verilog中使用while（）循环（用于综合）？
我已经养成了开发大量测试平台并使用 for() 和 while() 循环进行测试的习惯。没关系。问题是我已经把这个习惯带到了编码应该是可合成的电路上。XST 等拒绝合成代码（无需对合成参数进行额外修改），例如：
这是一种糟糕的编码风格，因为对于合成器来说 test_num 是一个值为 2^32 的 int！或将其视为无界参数。无论哪种方式，它都是一个糟糕的编码习惯。但我已经习惯在 C 和测试平台中这样做了。上述代码段的等效代码合成是什么？
谢谢！
assembly - 计数单周期数据路径中的前导零
大家可能都知道，MIPS 指令集支持 clz（计数前导零），如下所示：
clz $t0,$t1 计数前导零 t0 = # t1 中的前导零
我正在用verilog编写一个单周期数据路径，只是想知道ALU需要支持什么才能让我这样做......有什么想法吗？
verilog - 如何合成在 xilinx 内核生成器中制作的 verilog 内核？
我使用 coregen 开发了一个分频器核心。以下是我尝试在我的设计中使用该分隔符的步骤（不确定它是否完全正确）：1）将包装器（core_name.v）、.ngc 文件和 .veo 文件复制到主设计文件夹中 2）在我使用 veo 模板的主 verilog 模块：core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); 每当我需要在我的主 verilog 模块中使用除法功能时 3) `包括“core_name.v”
当我进行语法检查时，我得到：“core_name.v”第 1 行期待 'endmodule'，找到了 'module'
请就在我的 ISE 设计中实例化内核并对其进行综合所需的步骤提供建议。
谢谢你。
verilog - Verilog 中的 $stop 和 $finish 有什么区别？
我正在使用 GUI 模拟器，它们似乎都在做同样的事情。
verilog - Verilog 代码模拟但未在 FPGA 上按预期运行
我对我的代码进行了行为模拟，它运行良好。结果如预期。当我合成我的代码并将其上传到 spartan 3e FPGA 并尝试使用chipscope 进行分析时，结果甚至与我的预期不相近。我做错了什么？ http://pastebin.com/XWMekL7r
verilog - 我在哪里可以获得 Verilog 编码？
我在 Verilog 做一个项目，这个项目是一个低功耗的并行乘法器。我将在 FPGA 套件中输入编码。我需要模型 Veriog 编码。我可以在哪个网站获得或推荐一些好书。
regex - 使用正则表达式进行 Verilog 端口映射
我有一个很长的端口图，我想在其中替换一堆
和
我想我可以用正则表达式轻松地做到这一点，但我一辈子都不知道怎么做。有任何想法吗？
syntax - 全局声明在 Verilog 2001 语法中是非法的！
我在verilog中写了一些小东西：
我收到这个错误：错误：test.v(5): (vlog-2155) 全局声明在 Verilog 2001 语法中是非法的。
我做错了什么？我正在使用 ModelSim XE III/Starter 6.4b - 自定义赛灵思版本！