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我的 Douglas Smith 的“HDL 芯片设计”已于 2001 年 7 月第九次印刷。

这本书系统地犯了使用阻塞赋值进行同步通信的错误，这导致了不确定的代码。在这种情况下应该使用非阻塞赋值。

如果有的话，这是否曾经在以后的印刷中得到修复？

我可以用 google 找到几个 v2k 完整语法——但要么我失去理智，要么它们在端口声明方面都以同样的方式被破坏。示例输入：

我找不到可以解析该语法的语法，但他们会接受这样的东西作为 list_of_port 中的“端口”：

即，我希望在模块实例化端口绑定的语法中看到的东西是为模块端口声明提供的。

例子

http://www.externsoft.ch/download/verilog.html#module_declaration

http://www.syncad.com/VeriLogger_bnf_Syntax_Verilog_2001.htm#list_of_ports

我想我可以查看 icarus 源代码或 Perl::Verilog。不过，我希望能确认上面的语法被破坏了——或者有人可以指出我错过了什么。正确语法的来源会很棒......

VHDL 和 Verilog 的用途相同，但大多数工程师偏爱两种语言中的一种。我想知道谁喜欢哪种语言。

关于 Verilog 和 VHDL 之间的分离有许多神话和常识。（ASIC / FPGA，欧洲/美国，商业/国防等）如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想看看这些神话是否基于现实。

所以我的问题是：任何人都可以提供定量数据来源，表明谁使用 VHDL 和谁使用 Verilog？同样，我在寻找数字，而不是直觉和一般迹象。

这个问题可能不会很好地解释，那是因为我真的不明白我的设计中发生了什么。

我需要使用 I2C 通信总线与相机（Terasic D5M）通信，所以我尝试使用 Verilog 编写一个。我只需要一个大师。在我的逻辑分析仪上，一切看起来都很棒，除了我不断从相机收到 NACK 信号。最初我不知道出了什么问题，所以我把它放在一边。

今晚我尝试使用具有 D5M 模块的 Altera 大学 IP 内核。将其设置为自动初始化后，我观察了分析仪上发生的情况。跟踪看起来与我的 I2C 模块的输出相同，但这是设备注册的 ACK。

我的问题是，我一生都无法弄清楚为什么我没有得到认可。可能是我不允许相机将 sda 线拉低（scl 工作正常），但我不知道为什么会这样。

有没有人有类似的经历或知道我应该去哪里看/发帖/阅读？我会发布一些代码，但如果不是完整的，我不知道它会有多大用处。很抱歉这么含糊，但我真的很迷茫，甚至不知道我应该问什么；我想这是一个类似的效果请求。感谢您的帮助，这是 i2c 模块的输出行的一些代码。

pSCL 是以所需速率运行的时钟，sda_bit 是运行期间 sda 线的值。这是释放和等待确认的部分。这嵌入在我的转换状态中，因此是 else if 的开始。

我认为释放 ena_sda 足以让相机驱动模块。我想我之前把 sda_bit = HIGH 作为测试（我一个月没看过这个）。

我很乐意分享更多代码或显示我的逻辑跟踪，但我不想再把它弄乱了。谢谢阅读。

你能帮我找到一个Verilog代码来添加两个BCD数字，输出也应该是BCD吗？

我想了解 IEEE 802.11b PHY 的标头字段中的 CRC 计算。我在文献中读到，使用 CRC-16 和 1 的补语（e SIGNAL, SERVICE, and LENGTH by Generator Polynomial）

但我想了解，给定一个比特流，这个计算是如何完成的。

我想了解如何使用移位寄存器或 Matlab 在硬件中实现。

在这个方向上的任何建议或有用的指示都会有所帮助。

谢谢，

基兰

教授在课堂上说学生不应该说他们学会了用 Verilog 编程。他说像 Verilog 这样的东西不用于编程，它用于设计。那么 Verilog 与其他编程语言有什么不同呢？

来自 C++ 背景，我开始学习 Verilog。该代码描述了进入两个与门的四个输入。这两个与门的输出进入或门。或门的输出是最终输出。

前两个模块对我来说很有意义。但是，最后一个没有。前两个模块的末尾有一个 assign 语句来设置输出变量的值。但是，最后一个没有。这是为什么？

我正在尝试模拟一个树型比较器进行综合。它有两个块，我使用重复性任务来实现它。但是我的测试台显示错误。任何人都可以试试这个

我的测试台给出了以下输出

提前谢谢。

我知道模块本质上就像 c++ 函数。但是，我没有找到调用这些函数的 main() 部分。如果没有 main() 部分，它是如何工作的？