问题标签 [verilog]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - Verilog 是否支持短路评估？
如果我有这样的 if 语句：
如果risingEdge 不正确，它会检查cnt 吗？
这在 HDL 内部是否重要？
c++ - 为什么芯片控制语言选择
在我应该为嵌入式开发学习哪种语言之前，我已经问过这个问题。大多数嵌入式工程师说c和c++是必须的，但也指出这取决于芯片。
有人可以澄清吗？是编译器问题还是什么？芯片是否带有自己特定的编译器（如 ac 编译器或 c++ 编译器），这就是为什么您必须使用编译器知道的语言的原因？难道不能在别处编码编译，然后直接以编译状态烧录到芯片上吗？（我想我听到一个熟人说过这样的话）
我不确定这是如何工作的，因为显然我不太了解嵌入式系统或它们是如何工作的。对于那些知道的人来说，这可能是一个简单的答案。
hardware - 从 FPGA 板导入代码 (Spartan 3E)
有没有办法从已经编程的 FPGA 板上导入代码，在这种情况下，它是 Spartan 3E 板。也就是说，verilog代码已经上传到了，所以我想找个办法把代码接收回电脑里，因为我丢失了副本。我用 Xilinx ISE 上传了代码，但不确定是否可以反过来。
我非常感谢您的投入。
verilog - 这个 Verilogger Pro 错误是什么意思？
在 Verilogger Pro 中编程时出现错误：
错误：超出评估版本中允许的最大行数
这是什么意思？
verilog - 如何在 Verilog Pro 中编写基本触发器？
我尝试在 Verilog Pro 中使用 NAND 门编写基本触发器，但我得到的波形不正确。请看看它有什么问题。
verilog - 移位寄存器 Verilog
我对 HDL 语言很陌生。我有一个关于如何编程移位寄存器的问题。（我知道我转向另一个方向）。书为什么用wire[N-1:0] r_next？我的实施有什么缺点？谢谢
我的第一次尝试如下
但是这本书给出了：
verilog - 赛灵思 10.1 中的 DCM
如何在 DCM 中生成不同的时钟？假设我想要 20mhz、24mhz、28mhz、32mhz 时钟同时使用 xilinx 10.1 中的单个数字时钟管理器 ip 内核。
c# - 跨语言共享常量
我有一长串常量，我需要在几个不同语言（Verilog、C、C++ 和 C#）的项目中访问这些常量。与其用每种语言重复它们，有没有好的方法来分享它们？
我唯一能想到的是一个文本文件和一个预处理脚本？这是最好的解决方案还是有更简单/更优雅的东西？
verilog - modelsim源代码
下面是一些modelsim代码：
#5 和 #100 代表什么？那些是行号吗？这段代码有问题吗？
verilog - 处理 SystemVerilog 包中的参数化
SystemVerilog 添加了一些包来为通用代码片段（函数、类型、常量等）提供命名空间。但是由于包没有被实例化，它们不能被参数化，所以处理参数化的成员是有问题的。在实践中，我发现这非常有限，因为我的自定义类型通常有一些参数来指示字段宽度等。
我通常通过使用具有默认值的参数来处理这个问题，并且只是理解我需要回去更改某些应用程序的包源代码，这对我来说似乎是非常错误的。但我还没有找到一种更干净地处理这个问题的方法。例如：
有没有人找到更清洁的方法来处理这个问题？我很想听听它，因为我认为包是 SV 的一个非常强大的补充，可以实现更安全的代码重用，但这个限制非常严重。