verilog - 是否允许模块标识符与 Verilog 中的模块类型相同？

Question

例如

module top
    debouncer debouncer(...);
endmodule

module debouncer
...
endmodule

我可以在顶部模块中将去抖动器实例化为“去抖动器”，还是非法？

Answer 1

是的，模块实例名称与 Verilog 中的模块名称匹配是合法的，当您只需要一个模块的一个实例时，这样做是很常见的。但是，您可以通过简单地使用您最喜欢的模拟器编译文件来快速验证这一点。以下是合法语法并为我编译：

module top;
    debouncer debouncer();
endmodule

module debouncer;
endmodule