问题标签 [spartan]

在将 fifo 代码实例化到我的顶级模块时，我又遇到了一个困难。我想从我的串行端口（接收子系统）存储一些数据说“欢迎来到 FPGA 世界”，然后我想在按下 fpga 板上的按钮或 FIFO 已满时将其取回。我写了我的fifo代码和串行通信代码。想法是从键盘发送数据 -> 接收子系统 -> FIFO -> 发送子系统 -> 超级终端。我目前使用 8 位宽的 fifo 并说 28 深只是为了存储一些小数据。请在这方面帮助我如何实现它。我有来自接收器的字节保存在 register_save 中。 先进先出码

现在刚刚添加了更正的代码，这似乎可以正常工作。增加 fifo 的深度时会出现问题。当 depth>2 时，每三个字节丢失一次。请帮忙，为什么我会丢失数据。

我们有一个关于解码的任务。4个输入开关（二进制组合），将对应的开关组合显示为4-LED，十进制值显示为1个七段。并将这些二进制组合转换为格雷码（也是 4 位）并显示相应的 4-LED 和十进制值到 1 个七段。

我已经有了 K-Mapping 的解决方案，但我的主要问题是在两个段上打印不同的数字。我的问题是它显示最后解析的代码。它们对七段具有相同的输出。

这是我的代码..

我在尝试添加我的整数信号并尝试在我的段上对其进行解码时遇到问题。顺便说一句，我们的项目是尝试在单击一个开关时显示增量值。有 3 个开关（swA、swB、swC）。最初，所有 3 个段都是 0,0,0 如果单击 switchA，它将显示 = 1,0,0 然后.. 如果单击 switchC，它将显示 = 1,0,2 然后.. 如果单击 switchB，然后它将显示= 1,3,2..如果您单击switchC，它将显示= 1,3,4

所以算法是这样的。我的问题是加法部分。我的解码器代码很好，但点击时我的序列会跳+4、+2、+8。我认为我的问题出在我的加法算法上，或者我不确定它可能出在我的分频上。

我正在使用 FPGA Spartan 2 板并想计算从键盘按下的键这是我的 VHDL 代码：

只接受 1 和 0 键

我想在 2 个 7 段中显示计数器值并在 LED 矩阵的两行中显示 0 和 1，但是计数器有问题，我认为问题是“Key_PUSH”或“RK”在我按下一个键时会发生多次变化.

如何为按下的键创建一个计数器？

我在通过 JTAG 接口对 Xilinx 3an1400 FPGA 进行编程时遇到问题。

我的定制 PCB 由连接在 JTAG 链中的 CPU 和 FPGA 组成，CPU 位于第一位置，FPGA 位于第二位置。我可以毫无问题地通过 JTAG 访问和编程 CPU。当 FPGA 在 JTAG 链中单独存在时，它的编程也是成功的。

只有当 FPGA 和 CPU 在一个链中时，才会存在问题。识别链中设备的数量看起来不错。Xilinx Impact 工具可识别两个设备，但在尝试在 FPGA 上执行读取 ID 命令时出现错误。

我试图将 JTAG 频率降低到 750Khz，但没有成功。我收到消息：

我连接逻辑分析并获取信号转储。当仅连接 FPGA 并且一切按预期工作时，我会从读取 ID 命令中获得下一张图片： Logic analyzer picture dump FPGA only in the chain

当我在一个链中拥有 TI AM5726 CPU 和 FPGA 时，我通过记录读取 ID 命令看到下一张图片： CPU 和 FPGA 连接在链中的 JTAG 转储图片

CPU 应该被绕过，因为已经发送了 6 个（CPU IR 寄存器的长度），并且读取 ID 命令看起来与前面的示例（001001）相同，但是该命令的响应与预期不同。

可能 CPU 不在旁路中并以某种方式破坏了 TDO 信号，但从发送模式来看，它应该是。我还用示波器检查了信号的形式，看起来没问题。

问题的潜在原因是什么？

当我在 Impact 工具启动时运行“初始化链”命令时，它检测到第二个设备是 Spartan 3AN1400，所以我想它必须在初始化期间以某种方式执行读取 ID 操作。

我在 Windows 10 上安装了 Xilinx ISE 14.7。当我尝试打开 Project Navigator 时，它会在 Linux 虚拟机 (VM) 中打开。这意味着 Xilinx 安装程序会在 Windows 10 中安装 VM 环境。

是否可以在 Windows 10 而不是 VM 环境中安装 ISE Design Suite。

在 Xilinx ISE 中创建项目时，我们必须在选择 Family 和 device 后在项目设置中选择一个包。谁能帮助我，我如何在 Xilinx ISE 项目设置中为 FPGA Spartan 3 Device XC3S200 选择/了解包。提前致谢

我在 virtex 6 的 xilinx 14,1 上运行一个项目。我生成了综合报告。查看时我找不到最短期限..请帮忙？

速度等级：-3

最短周期：未找到路径

时钟前的最小输入到达时间：15.397ns

时钟后最大输出所需时间：0.562ns

最大组合路径延迟：未找到路径

自动计算最大频率需要什么。

我的电路板 ( apf27 ) 有一个处理器 (i.MX27) 和一个 FPGA (Spartan3A)，它们通过proc 数据表中称为 WEIM 的“内存总线”进行通信。

我想将数据从 FPGA 传输到处理器。我设法用一个简单的 Output() IO 做到了：

我可以从处理器读取数据，但这会“锁定”总线。我必须为它上面也存在的 nand 组件释放它。

要释放它，我可以使用信号oen（输出启用），但我不能在 Verilog/VHDL 中分配像“Z”这样的高阻抗值来“释放”它。

在 Chisel3 中正确的做法是什么？我在 chisel3 github 中看到了一个叫做“AnalogRawModule”的东西，它是要使用的东西吗？

我有 Xilinx Spartan6 和下一个 VHDL 代码：

这是我的用户约束文件：

我的问题是：为什么LED总是打开，但如果我点击按钮它会熄灭？

我解释一下：我对我的 fpga 进行编程 - LED 已打开，我按下开关按钮 - LED 已关闭，我松开按钮 - LED 亮起。