如果我在 VHDL 过程中编写将 a 分配为 a+1 的语句，这是一个好习惯吗？

我对此感到困惑，因为模拟器工作正常，但是当我尝试在 FPGA 中实现它时，综合工具会抱怨创建锁存器。

这是什么意思？

我目前正在使用 modelsim SE 5.8e。它不支持 SystemVerilog。我需要使用 SystemVerilog 来设计和验证我的项目。知道哪个版本的 Modelsim 同时支持 sytemverilog 的设计和验证子集吗？我以前用过VCS，想看看能不能用Modelsim代替VCS进行仿真。

提前致谢！

I'm writing a small piece of code to take a 32 bit input and output 2 bits at a time. I believe I'm having infinite loop problems from the while loop, based on simulation attempts. Everything looks right to me, compared to other examples of loops I've looked at. Any clue what I could be doing wrong?

我使用状态机概念为展位乘数（基数 2）编写了一个行为程序。在使用 modelsim 进行程序模拟期间，我得到了正确的结果，但是当我将它移植到 fpga（spartan 3）时，结果并不如预期。

我哪里出错了？

我有一个 ram 实体，我想从 2 个不同的其他实体 A 和 B 访问它。我在 A 和 B 内制作实体端口映射，但是当我在 modelsim 上开始模拟时，我得到两个 ram，一个用于实体 A，一个用于实体B. 我想要的是让两个实体访问同一个 ram，而不是为每个实体单独访问 ram。如何使用modelsim pe学生版完成此操作？

我对 Modelsim 很陌生，而且我不断从中得到这个“错误”。基本上我用 vhdl 编写了一个计数器：

我可以用这段代码毫无问题地开始模拟。但是，如果我对“案例”行进行注释，modelsim 将不再识别架构并会给我错误：

错误：(vsim-3173) 实体 '...Contatore\simulation\modelsim\rtl_work.contatore16bit' 没有架构。

任何想法为什么会发生这种情况？

I have a project where i am supposed to develop a RISC microprocessor . this involves creating an ALU in behavioral model . however there seems to be problems/errors/warnings while simulating the design . most of the operations work properly except following :

COMPARING THE 2 INPUTS : when numbers are equal , zero flag is not getting set . ( unequal numbers are working properly ) .

Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, the result will be 'X'(es).

( this appears every 1 ps , presumably due to the wait statement in the process )

I Wish to work with std_logic_vector, even though i read that they are very messy .

also, there is a problem when i try to use comparing commands ( which update the flags but dont store the difference in the output register ) . How are if commands executed in VHDL ?? are they executed at the same time ?? or line by line ??

CODE BELOW :

testbench code

我正在尝试编写一个简单的 vhdl 代码。当我在 quartus 2 中运行这段代码时没有问题。但是，当我在 modelsim 上运行时，第 2 行出现错误，即“use ieee.std_logic_all.1164;”错误。. 我不知道，因为我是 vhdl 的新手。顺便说一句，我正在使用 Modelsim Starter edition 6.5e

当我在 vhdl 中编写断言时，它们会以“Misc”类别显示在消息查看器中的 ModelSim 中。

有没有办法设置断言的类别，所以它们的排序如下图（图 2-85）所示，其中断言按组（Misc、SDF、TimingChecks）排序？

我想使用 vhdl 制作幂函数，其中幂是浮点数并且数字是整数（将始终为“2”）。

2^ 一些浮点数。

我使用 ieee 库和（fixed_float_types.all、fixed_pkg.all 和 float_pkg.all）。

我想计算所有可能的输出并将它们保存在 ROM 中，但我不知道功率的范围。

如何实现这个功能，如果有这样的实现功能在哪里可以找到它？

谢谢