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我在 VHDL 测试用例上运行 modelsim 时遇到错误，我无法理解为什么这是一个错误。

测试用例：

a的架构a是：

我目前正在处理一个包含许多模块和子模块的大项目。是否可以（GUI 或 tcl 脚本）添加所有波并将其分组到树中，如模块树？

例如：模块 A 包括模块 b0、b1、b2、b3、...、b10。我想在 A 组内的单独地面上添加每个块 b0~b10。

我认为这是一种懒惰的做法，但它可能比许多使用 tcl 脚本配置要好。

我正在尝试在 verilog 中构建一个 32 位 ALU，而我之前只做了一点行为 verilog，所以我在使用这段代码时遇到了一些困难：

出于某种原因，Modelsim 在 1 的情况下对 inputA 和 inputB 之间的 NAND 不满意。基本思想是我只想在减法发生时抛出一个零标志，然后我希望结果是 OR 减少位两个输入的与非。想法？

我有以下类型声明：

我想定义空的缓存集常量：

关键是我不知道如何创建数组文字。

一些笔记...

请不要介意我使用两个单独的字段来处理子集中的单词，而我可能对缓存集和子集做同样的事情......关键是我还将为子集中的单词应用数组...

有我的VHDL 代码，还有BDF 设计。

当我在 ModelSim 中模拟我的 VHDL 代码时，它工作正常，但是当我在 Quartus 中模拟它或上传到 FPGA Cyclone 板时，LED 没有信号。IDK，我想以什么方式看待。

我想知道您对如何测试和管理“U”、“X”、“-”、...的组件的输入信号的看法

例如，如果我希望所有无效输入的输出为“X”，其中输入的至少一位不是“0”或“1”：

这样，测试默认为假。

如何测试输入的一般方法？

我在这样的循环中生成一个介于 0 到 10000 之间的 ve​​rilog 数字：

种子仅更改一次并且在其余迭代中保持不变的问题。（我在 ModelSim 中看到了这些值）。

我请求一些帮助，因为我完全陷入了我的 VHDL 项目，包括在 Nios II 上实现笛卡尔到极坐标转换器。我所有的 VHD 文件都编译没有错误，但是当我想在 Modelsim 上模拟整个块时，这就是我得到的

这应该很容易发现错误，但我检查了我的类型一千次，它们似乎都匹配。这里遵循计数器，转换器（整个块）及其工作台的代码。它们都再次编译，但我只在 Modelsim 上进行仿真时才得到这些错误。

计数器.VHD

转换器.VHD

BENCH_CONVERSOR

谢谢您的帮助。

我正在为 ModelSim 中的 Booth Multiplier 编写代码。目前，我正在 for 循环中实现我的代码。在 for 循环中，if..else有条件在乘法器的时间检查 2 位。在这里，我需要对被乘数进行左移，但我无法这样做。

由于移位运算符在这里不起作用，我们如何在 ModelSim 中进行左移位？

我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件。

但是当我运行“do system.do”来编译设计时，它向我显示了这样的错误，

它说一些宏没有定义。有什么方法可以在modelsim的编译列表中选择FabScalarParam.v作为全局文件？由于宏的数量很多，我无法指定所有的宏使用方法：编译-->编译选项-->verilog &系统verilog-->其他verilog选项-->宏。

我使用modelsim 6.5，xilinx edk 12.4