vhdl - 我的程序在 ModelSim 中工作，但在真正的 FPGA 板上不工作

Question

有我的VHDL 代码，还有BDF 设计。

当我在 ModelSim 中模拟我的 VHDL 代码时，它工作正常，但是当我在 Quartus 中模拟它或上传到 FPGA Cyclone 板时，LED 没有信号。IDK，我想以什么方式看待。

Answer 1

我快速浏览了您的代码，虽然它在语法上看起来是正确的，但它看起来并不真正可合成（即使它可能是）。

例如：

led_size : process(clk, size)
begin
  if size = '1' then     
    led_size_f <= led_size_f +1;
  end if;
  if  led_size_f > 4 then 
    led_size_f <=1;
  end if;
end process;

它甚至不使用clk，它还会生成一个锁存器（通常是一件坏事，除非你完全确定你在做什么），这很可能会给你在 FPGA 中运行它时带来问题。

我可以发布更多示例，但如果我是您，我会尝试查看您最有可能从综合工具中获得的警告列表。

此外，查看您的 IDE 是否带有一些用于同步设计的模板，然后尝试遵守它们，以确保您实际上推断出您想要的硬件。