问题标签 [modelsim]

这是我试图在 Modelsim 中运行的一些 Verilog 代码。

当我尝试编译它时，编译器在最后一行抱怨 Data_width ，说它需要一个标识符。我可以对其中的数字进行硬编码以解决问题，但我宁愿使用变量以防万一我想更改它，这样我就不必更改它。如何解决这个问题？

我正在尝试模拟测试台。我没有得到波形，我也在提示符处收到以下警告消息。是因为=is 警告我的代码没有模拟吗？

我还包括我的测试平台，如下所示：

我可以通过 File->Recent Projects 打开 Modelsim 项目文件。但是我不知道打开项目的任何其他方式。如果我使用 File->Open 它只会打开单个文件，而不是项目。如何打开项目？

这是我第一次尝试生成 VCD，但遇到了一些麻烦。

我有一个名为 bench_minimips.vhdl 的测试平台，其中包含实体 sim_minimips。我想模拟它并从中获得 VCD。

我在 Modelsim shell 中输入以下命令：

但是如果我在一个空文件中打开 myvcd1.vcd。我应该怎么做才能创建转储？

我在另一个论坛中尝试并建议了该命令：

但会产生错误。

我真的很迷茫，因为我找到的所有网站都告诉您使用由 altera 或其他公司生成的 TCL，而我没有他们的内容可供查看。

有人知道我该怎么做吗？

最好的，斯特凡诺

我有一个很大的设计，包括一个测试台、一些测试电路和被测电路本身。我使用 modelsim 来模拟设计，我想要一个模拟转储。有人建议我使用以下命令生成转储：

它似乎可以工作，但我想要的是仅为被测电路生成转储。

我尝试使用相同的命令来指定我想要考虑的文件的名称：

但产生了以下错误：

我不明白这个错误，即使这是隔离子部分的正确程序，我也不确定。

有谁知道该怎么做或知道我在哪里可以获得有关此值更改转储的简单教程？

我附上我的测试台实体：

干杯，斯特

我正在为一个 FPGA 项目设置自动回归测试，几乎完全按照这里的描述：

• 复杂可重构系统的持续集成

现在我想让测试结果（来自REPORTModelSim 仿真中的 VHDL 语句）出现在 Jenkins 测试报告中。我的理解是 Jenkins 仅原生支持 jUnit 格式，我寻找支持非 XML 格式的插件但没有看到。

从 VHDL REPORT 语句生成有效的 XML 将非常困难，因为模拟可能会根据严重程度立即终止。这意味着每个测试的每个可能的退出路径都必须复制结束标签——这不是最可维护的方法。

那么，您知道将纯文本转换为 jUnit（或其他格式，如果 Jenkins 支持）的任何直接方法吗？如果某些东西尚不存在，那么编写 Jenkins 插件与仅将 perl 脚本放在一起是否有优势？还有其他建议吗？

在 Modelsim 中有一个“全部编译”按钮，可以编译项目中的所有文件，以便对其进行仿真。但是当按下按钮时，它不会显示这些命令是什么？

在终端中输入什么命令来做同样的事情？

我是 Tetramax Newby，我正在尝试测量由 modelsim 生成的故障覆盖加载功能测试向量。我按照以下过程生成 modelsim 测试向量：

然后我使用以下命令在 tetramax 中加载这样的 VCD

出现的第一个错误是指示不同文件中大写和小写的位置（通过使用 -insensitive 解决）。第二个问题是在打包 VCD 时无法识别 std_logic_vector。

这是我得到的错误：

缺少定义（没有这样的端口“adr_o[15]”）。(V4-1)

但在 VCD 中，端口如下所示：

以及它存在于网表中，如下所示：

有没有人遇到过这样的问题？关于为什么会发生这种情况或如何解决它的任何想法？

干杯，

I'm writing VHDL code for a d-flip-flop on Modelsim and I get an error when I try to simulate it:

Error: (vsim-3601) Iteration limit reached at time 400 ps.

I'm not sure what it means, but I've looked through much of my source code for errors to no success. Can anyone guess what the problem might be?

我正在为数组乘法器编写一个 Booth 编码。这是模块之一：

这个模块的测试台模拟没问题：

一只忙碌的猫 http://img39.imageshack.us/img39/3444/74546414.jpg ！

但是，当我将此模块放入顶层设计时，我看不到模块 add_input 的任何输出。真的想知道为什么，整晚都在调试这个。

代码：

一只忙碌的猫 http://img855.imageshack.us/img855/3361/28395154.png ！

根据仿真可以看到booth 编码器工作正常，但是为什么输出t_Y1 总是0？