system-verilog - Modelsim 对 SV 的支持

Question

我目前正在使用 modelsim SE 5.8e。它不支持 SystemVerilog。我需要使用 SystemVerilog 来设计和验证我的项目。知道哪个版本的 Modelsim 同时支持 sytemverilog 的设计和验证子集吗？我以前用过VCS，想看看能不能用Modelsim代替VCS进行仿真。

提前致谢！

Answer 1

根据此表，ModelSim支持 SystemVerilog 设计功能，但不支持验证功能。这意味着它可能不支持类、随机化或 SV 的覆盖特性。

Mentor Graphics 的最新模拟器平台品牌为Questa。这实际上只是对 Modelsim 的扩展。Questa 完全支持 SystemVerilog。如果您拥有（或可以获得）许可证，这就是您想要的。我的经验是 EDA 模拟器是以分层方式获得许可的，因此某些功能可能只有在您拥有特定许可的情况下才能使用。

Questa 模拟器营销页面位于http://www.mentor.com/products/fv/questa/

Answer 2

ModelSim 10.1d支持 SystemVerilog，但 SystemVerilog 覆盖率、SystemVerilog 断言、randomize()方法和program块除外。学生版和 Altera-Starter 版是免费的。

ModelSim 10.1d 可用于验证。大多数验证工程师都在使用 UVM 库，ModelSim 可以运行 UVM。

ModelSim 的一个简单的 UVM 测试平台

Answer 3

您使用的是学生版，因此请尝试以下列表之一。

我想没有开源模拟器，如果你发现了什么，请告诉我们。

其他选项，您也可以使用myhdl 之类的其他选项，也可以查看此选项。