问题标签 [hdl]

你能说那是什么意思吗

• 总是 @ *

使用该语句后是否有任何可能的副作用？

有什么区别：

和

执行后dataoutput = 52'bx，第二个给1，但第一个给0。为什么？（0 或 1 为比较结果。）

我有一些 VHDL 文件，可以ghdl在 Debian 上编译。相同的文件已被一些人改编用于 ASIC 实现。算法有一个“大面积”实现和一个“紧凑”实现。我想写一些更多的实现，但是为了评估它们，我需要能够比较不同的实现需要多少面积。

我想在不安装任何专有编译器或获取任何硬件的情况下进行评估。一个充分的评估标准将是对 GE（等效门）面积的估计，或某些 FPGA 实现所需的逻辑片数。

我刚刚在 Xilinx 中创建了一个自定义 IP，它生成了一个我在 Verilog 中需要的 user_logic 文件，但是我在更改代码时遇到了问题。

我需要的是实现数据进入 FSL 执行一些添加，然后将值返回给 MicroBlaze，正在发送数据但现在正在返回。

这是一个与 Verilog 相关的问题。我正在使用 XILINX ISE 作为开发环境。

我正在尝试访问使用 genvar 自动生成的模拟中的变量，但我收到以下错误 -> HDLCompiler:71

问题示例：

当我运行综合或仿真时，我可以看到 Sys_Modules[0..N-1].xmod 实例已创建。

当我尝试在访问 Sys_Modules 数组的模拟中添加一行时：

Sys_Modules[i].xmod.dataY

我收到以下错误：

HDLCompiler:71 dataY 未在前缀 xmod 下声明

有没有办法在模拟中访问自动生成的值？

谢谢！

我是 Verilog 的新手。

我已经编写了将线值转换为整数的代码：

来源：在verilog中将线值转换为整数

现在，对于下一部分，我得到一个错误！

我该如何解决这个问题？

在使用自顶向下方法在 Verilog 中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路。但是我怎么知道我的代码是否是可综合的呢？是否有任何指导方针可以支持 verilog 中的综合？

我无法memory使用 gtkwave 查看：

你有什么建议来查看波形memory？

或者如何在 gtkwave 或任何 .vcd/波形查看器中显示二维数组？

我正在使用带有 Visual C++ 2008 的 systemC。我编写了一个简单的 hello world 程序。但是我反复收到此错误：

警告 C4996：“sprintf”：此函数或变量可能不安全。

为什么会这样？我将不胜感激任何帮助。

我正在尝试设计一个简单的 8 位 2 的补码。这是我的代码：

twos_complement_of_8bits.v

我在这一行遇到错误：

我该如何解决？