在使用自顶向下方法在 Verilog 中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路。但是我怎么知道我的代码是否是可综合的呢？是否有任何指导方针可以支持 verilog 中的综合？
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有一个“标准”，即 IEEE 1364.1，但正如 Martin 指出的那样，每个工具都支持它想要的任何东西。如果您需要免费资源，我推荐Xilinx XST 用户指南。
此外，结构 Verilog 通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的结构是可综合结构的一小部分。
于 2011-09-29T05:05:39.577 回答
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阅读您将要使用的任何合成工具附带的文档。这将向您展示您可以做什么 - 有时您必须通过非常具体的方式编写代码才能获得预期的结果。
最终，没有什么比体验更好的了——定期在代码（或代码的一小部分）上运行合成器，看看该工具会产生什么。
于 2011-09-28T10:10:13.140 回答