vhdl - 估计 VHDL 实现所需的面积

Question

我有一些 VHDL 文件，可以ghdl在 Debian 上编译。相同的文件已被一些人改编用于 ASIC 实现。算法有一个“大面积”实现和一个“紧凑”实现。我想写一些更多的实现，但是为了评估它们，我需要能够比较不同的实现需要多少面积。

我想在不安装任何专有编译器或获取任何硬件的情况下进行评估。一个充分的评估标准将是对 GE（等效门）面积的估计，或某些 FPGA 实现所需的逻辑片数。

Answer 1

首先计算触发器 (FF)。它们的编号（几乎）由您编写的 RTL 代码唯一定义。有了一些经验，您可以通过检查代码来获得这个数字。

通常，#FF 与整体面积之间存在良好的相关性。一个古老的经验法则是，对于许多设计，组合区域将与顺序区域大致相同。例如，假设触发器的面积计数是门阵列技术中的 10 个门，那么#FFs * 20会给您一个初始估计。

当然，设计特性有很大的影响。对于面向数据路径的设计，组合区域会相对较大。对于面向控制的设计，情况正好相反。对于标准单元设计，顺序区域可能更小，因为 FF 效率更高。对于时序关键型设计，由于综合工具的时序优化，组合区域可能会大得多。

因此，剩下的问题是找出适合您的设计类型和目标技术的良好乘法因子。该策略可以是进行一些实验，或者查看先前的设计结果，或者询问其他人。从那时起，估计就是将代码中已知的#FF 乘以该因子。

Answer 2

我想在不安装任何专有编译器或获取任何硬件的情况下进行评估。

检查会给您一个粗略的想法，但是在综合过程中发生的所有优化中，您可能会发现这种准确度水平与最终结果相去甚远。

我建议您重新检查避免“专有编译器”执行评估的原因。我不知道有任何用于 VHDL 的非专有综合工具（尽管已经讨论过）。流行的 FPGA 供应商提供适用于 Windows 和 Linux 的免费软件版本，您可以使用它们来获得准确的资源使用计数。将 FPGA 资源使用转化为对您的目标技术更有意义的东西应该是可行的。

我对 ASIC 世界不是很熟悉，但同样可能有免费（但专有）的工具可供您使用。