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我想在 VHDL 文件中生成高级 VHDL 块之间所有信号连接的列表。

例如，这就是 Quartus 的 RTL 查看器所做的，但是是图形化的。

我希望我的结果是文本而不是图形，并且看起来像这样：

它不必看起来完全像这样，但它应该传达这种一般的高级连接信息。

有什么方法可以用 Quartus 或其他 VHDL 工具做到这一点？

我正在设计通用移位算术运算符。除了以下面介绍的方式使用 32 位多路复用器（解码器）之外，还有更好的方法来实现它吗？

我正在尝试在 Verilog 中编写 BCD 加法器，但其中一个模块遇到了问题。具体来说，加法器采用两个 BCD 数字并将它们相加。所以，这个想法是，如果两位数之和小于或等于九，那么它是正确的。但是，如果它更大，则必须添加 6 的偏移量。到目前为止，这是我的 Verilog 代码：

无论如何，当我尝试在 Xilinx 中合成它时，我收到以下错误：

错误：HDLCompilers：247 - “DIGITADD.v”第 33 行对标量线“c2”的引用不是合法的 reg 或变量左值

错误：HDLCompilers:247 - “DIGITADD.v”第 33 行对标量线“s2”的引用不是合法的 reg 或变量左值

错误：HDLCompilers：42 -“DIGITADD.v”第 33 行非法的程序分配左侧

我尝试更改一些东西，例如将电线更改为 reg，但我仍然无法使其正常工作。任何帮助表示赞赏。

我试图在其他设计中重用网表但没有成功。

我有一个组件被翻译成网表：

在设计中，我只使用 sel(4 downto 0)。综合工具注意到这种行为并给出警告：

'WARNING:Xst:647 - 输入 sel<31:5> 从未使用过..

我正在生成具有属性的网表：

• 保持层次结构 = true
• 添加 I/O 缓冲区 = 关闭

每当我想将此网表实例化为其他电路中的黑盒模块时，都会出现错误：

错误：NgdBuild:76 - 无法合并到块中，因为在文件中找不到块上的一个或多个引脚，包括引脚“sel<31>”。

如何保留 sel 的大小？我应该提到 sel 需要 32 位宽度，因为它连接到总线。

我需要从 PC 读取一个小图像（tif 格式）到 FPGA 套件（ALTERA DE2-70）进行处理，然后将其写回 PC。我不知道如何在 Verilog 中做到这一点？

可以在C中完成吗？如果是这样，我怎样才能结合我的 C/HDL 代码一起工作？

谢谢！

您是否知道任何用 C 或 HDL 为 FPGA 实现 OCR 的开源（开放核心）实现？我在哪里可以找到它们？

谢谢

verilog 有哪些好的 linting 工具？我更喜欢可以配置为处理或忽略某些供应商特定原语（如 LUT、PLL 等）的。

我最近尝试了verilator-3.810，但是开箱即用它需要一些关于原语的帮助。

那么你使用什么（linting）工具来处理不那么严格的 verilog 语法？

我有以下简单的过程添加两个数字：

我想在一个看起来如下的过程中使用这个过程：

但是，在尝试编译时，Modelsim 告诉我 No feasable entries for subprogram "add_elements"

任何人都知道这里出了什么问题，add_elements 过程的签名有问题吗？

非常感谢！

我有这段 IP，它应该是一个 32 位字节的可寻址内存。但我不能让它推断出块公羊，它推断出大量的触发器......

它应该安装在只有双端口块 RAM 的 Spartan3e (xc3s1200e-4fg320) 上，实际上，内存被分成奇偶排列的两个阵列......

这是代码，我希望这可能有助于理解我做错了什么？

我有一个非常简单的问题，但我不明白出了什么问题。本质上，在模拟它时，整个事情都可以正常工作，但是，将它放在硬件中会给我错误的结果。基本上我有两个 ctrl 信号来确定实体的行为：

测试程序

如您所见，由于某种原因，最后一位是错误的。我的时间一定有问题，所以在计算输出之前先写入寄存器 tx。

有人知道如何解决这个问题吗？

非常感谢！