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vhdl - 不同的触发器 - 一个复位输入的不同输出
我有 9 个触发器和一个复位输入。我需要将 8 个触发器的输出设置为0复位时0。并将一个触发器输出到1. 这款人字拖独一无二，从未改变。怎么做？
人字拖代码：
现在这段代码将所有触发器设置为0复位时0，我无法更改主程序中第一个触发器的输出
vhdl - 如何使用 Xilinx ISE 设计套件获得 T 触发器仿真波形
我尝试使用 Xilinx ISE webpack 和 ModelSim 使用以下框图来模拟 TFF，并且结构代码是使用 VHDL 编写的。但我无法获得正确的波形。由于 T 触发器是时序电路，因此我首先将输出值设为 1 或 0，以便一个输出 (Q) 开始处理。
与门代码：
或非门代码：
T-FF 代码：
这些文件合成没有任何错误，但在模拟中没有给出预期的输出。
vhdl - VHDL 3 位计数器：错误消息 3363、1408
我想在 VHDL 中实现一个 3 位计数器，其电路原理图如图所示。
http://i.stack.imgur.com/OoD7F.jpg
当我实现代码时，我收到以下错误消息：
--实际与Formal OUT模式相关联的信号'Q'可能不是类型转换或函数调用
-- 操作 not 不能与模式 OUT 的形式相关联。
我收到这三个错误消息，用于关联 D 触发器的输出和信号。
在 FF1 Q => 不是 q0
在 FF2 Q => 不是 q1
在 FF3 Q => 不是 q2
这是 3 位计数器的 VHDL 代码：
D触发器的VHDL代码是
vhdl - VHDL：帮助理解时间步长/状态和并发性
我通常是一名 C#/Java 程序员，但我仍然无法完全理解硬件描述。
我有一个加载值的寄存器。之后，比较器将寄存器的输出与值“16”进行比较。如果值小于或等于，我去State_0，如果它大于，我去State_3。
我有一个与我的可状态进程同时运行的“控制信号”进程。对于我的控制信号，我知道当我处于 State_2 时，我必须将寄存器的启用设置为高，所以：
对于我的状态表：
在我的代码接近尾声时，我有：
由于我的状态表和我的控制信号是并发块，我的困惑是......我是否会首先启用寄存器然后运行比较器以确定我的下一个状态，就像我希望我的电路运行一样（因为状态表对 regOutput 很敏感)? 或者在我有比较器的 T2 之后创建一个新状态会更安全吗？先感谢您。
python - 是否可以在 Python 中实现 RS 触发器真值表？
我是 Python 新手。我正在使用 Spyder（pandas 和 numpy）运行数据分析算法。这需要在数据中的两个变量上实现 RS 触发器。在 C 中是这样的：
这里 R_b 是触发器的 R 输入，而 Sb 是 S 输入。注意使用指向触发器先前状态的指针来保留先前状态。这也可以在 Python 中实现吗？
verilog - 从在verilog中定义为结构网表的电路中导出部分电路
我有一个设计的门级结构网表，在 verilog 中有 40,000 个门和 5000 个触发器。它是一个扁平的网表，内部没有子电路。我想通过删除一些触发器和逻辑门从这个大网表中提取另一个网表。导出的网表也应该在 verilog 中。我想知道现有工具是否可以做到这一点。
perl - perl 使用触发器在 SAME 分隔符之间提取文本
在过去我有不同的开始和结束时，我已经能够使用触发器来提取文本。这次我在尝试提取文本时遇到了很多麻烦，因为我的源文件中没有不同的分隔符，因为触发器的 START 和 END 是相同的。我希望触发器在年份为 yyyy 的线存在时开始正确并继续推$_送到一个数组，直到另一条线开始 yyyy。触发器的问题是它会在我的下一次开始时是错误的。
对给定的源数据使用上述内容将错过我也需要匹配的文件的第二个多行部分。也许我认为是解析多行文件的最佳方法的触发器在这种情况下不起作用？我想要做的是开始匹配以日期开头的第一行并继续匹配，直到下一行之前的行以日期开头。
样本数据是：
但我得到：
...缺少消息 2 内容..
我不能依赖源数据中的空格或不同的 END 分隔符。我想要的是打印每条消息（实际上push @myarray, $_然后测试匹配），但是在这里我缺少消息 2 下面的行，因为触发器设置为 false。有什么方法可以用触发器来处理这个问题，还是我需要使用其他东西？提前感谢任何可以提供帮助/建议的人。
memory - 将位向量存储在触发器中而不是内存中 - Chisel
我想知道ChiselReg和MemChisel 在用法上的区别，以及如何决定在常见场景中选择哪一个。我认为Mem在存储大量数据时这是最好的主意，因为它将数据存储到 SRAM 而不是使用 FPGA 片内的触发器，对吗？
如果我想实现一个大的寄存器文件（通常大小的 10 倍），最好使用Memthen 而不是Reg?
entity - VHDL如何生成多个触发器实体以使用BIT_VECTOR作为D输入
我正在尝试使用 generate 函数使多个触发器用作寄存器。我有一个信号位向量，我希望每个位都成为其等效触发器的 D 输入，但编译后我收到输出 Q 没有驱动程序的警告。
在这里，我定义了触发器的行为
然后我生成 32 个触发器并尝试将 bit_vector 信号和的每一位设置为触发器的每个 D 输入。
我不确定我哪里出错了，但触发器的输出没有改变。
谢谢
verilog - Verilog 中的 T 型触发器
我想在 Verilog 中构建一个 T 触发器。到目前为止，我已经编写了以下代码，但我希望他们能看看它是否正确。我用来制作代码的机器在图像中。
Verilog 中的 T 型触发器：
