问题标签 [flip-flop]
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ruby - 什么是触发器运算符？
我最近在 Perl 和 Ruby 中听到并阅读了有关使用正则表达式的触发器，但我无法找到它们的真正工作原理以及常见用例是什么。
谁能以与语言无关的方式解释这一点？
现在我了解了它是什么以及它是如何工作的，我将把这个问题改写成简单的：什么是触发器运算符？
verilog - “非法引用网络错误”是什么意思？
我为 T 触发器编写了这段代码。输出在每 11 个时钟切换一次。该程序给了我这个错误：
非法引用网络“clkDivider”
这个错误是什么意思？是什么原因造成的？
这是代码：
verilog - 带分频器的计数器不递增
以下代码是为异步计数器编写的。程序编译得很好，但计数器值在1. 我究竟做错了什么？
这是代码：
// T触发器
verilog - 触发器中同步和异步复位的区别
以下实现有什么区别？我的意思是 FF 的大小数量。合成器为何以及如何合成它们？
verilog - 在触发器中使用集合
1）我了解在 ASIC 中使用重置从已知状态开始。喜欢
但如果是这样的话，为什么我们不使用set信号并从不同的状态开始并最终结束电路应该做的事情？这看起来很愚蠢，但我很好奇，就是这样。我从来没有见过像这样的代码这个。
2）另外，我读到有必要使用条件if/else重置的语句对重置信号进行建模if。谁能给我一个例子，否则怎么做？
vhdl - Verilog 实例化错误
我在简单地调用 JK 触发器的模块时遇到了问题。我们的项目是做一个状态机，我的逻辑是正确的，但是我收到一个错误，上面写着“VHDL模块实例化错误：无法通过错误和名称连接实例端口”
错误在第 67 行，这是 JK_FF 的第一个实例化
编辑：我假设问题与寄存器有关，由 http://quartushelp.altera.com/11.1/mergedProjects/msgs/msgs/evrfx_veri_not_a_structural_net_expression.htm给出
但我真的不知道如何解决这个错误。
memory - 您如何将文件输入到由自定义模块（无 reg）制成的内存中，例如 readmemb？
例如，reg [3:0] RAM [0:31];我没有使用我自己的模块，尝试使用硬连线的 FlipFlopMod。
这就是我想要做的（但你会看到它显然不起作用）：
这是我开始的地方，使用reg（这有效）：
如您所见，我不太确定如何将文件中的每条 4 位数据读取到我的自定义触发器数组中，以便我的每个触发器保持不同的值，就像reg示例一样。我想我可能只对 32 个触发器进行硬编码，并对每个参数中的值进行硬编码，而不是读取文件，但这并不好玩！
我从 (inst.txt) 读取的文件如下所示：
ruby - 为什么触发器运算符包含第二个条件？
以下代码使用触发器运算符。
为什么是结果3,4,5？
我认为应该是3,4。
如教程中所述，此表达式在 时为真x == 3，并且在 之前一直为真x == 5。如果评估为假，如何打印“5”？谁能为我澄清一下？
hardware - SystemVerilog 是否可以在不添加不可综合代码的情况下表示具有异步置位和复位的触发器？
我来自 Verilog-95 背景，我正试图弄清楚我不必再跳过哪些 Verilog-95 箍。
在 Verilog-95 中编写带有异步设置和复位的触发器的明显方法是：
这适用于综合。但是，如果我们同时断言 resetb 和 setb，然后在取消断言 setb 之前取消断言 resetb，这在模拟中不起作用，因为这些信号中的任何一个都没有姿势触发。我们需要添加以下内容（取决于您的综合工具），以使模拟与综合相匹配：
是否有一个 SystemVerilog 结构可以让您在没有这些额外垃圾的情况下做到这一点？更好的是，在 Verilog-95 中是否有一种直接的方法？
verilog - Verilog：尝试使用多个频率的时钟分频器使 LED 串联闪烁
我正在尝试使用两个开关来选择我想让 LED 闪烁的频率。我的verilog代码如下：
当我检查语法时，它说“n 不是常数”。我怎样才能避免这个错误？对我来说，它似乎应该工作。任何帮助，将不胜感激！！！