问题标签 [flip-flop]

This should be the simplest issue to sort out but for some reason I just can't figure it out. I'm currently teaching myself Verilog and as an exercise have been developing very basic modules and test benches for these modules. One of these modules is the D Flip Flop (DFF). Here is the DFF module (no reset):

And here is the test bench:

And here is the simulation:

The test bench reg Q stays x for the duration of the simulation (thought Q[0] doesn't...).

Any idea why? Thanks!

我们有以下代码行，我们知道它regF是 16 位长、regD8 位长和regE8 位长、regC3 位长并且假定为无符号：

我的问题是：移位会regD << regC假设结果是 8 位，还是会因为&16 位向量的按位而扩展到 16 位？

所以我在某处看到了这个用于 DFF 测试平台的 VHDL 代码，但我不太明白。

1）为什么有5个案例？为什么不只有两个？当输入为0时，当输入为1时；2）他为什么如此随意地选择那些等待时间？似乎 12、28、2、10、20 ns 似乎是非常随机选择的。这背后的逻辑是什么？

我想写触发器JK。我写了它，但是当我运行它时，它总是返回 x。它应该看起来像这样： pic and test module just for testing

编译后的结果

在使用 4 个 JK 触发器的二进制计数器设计中，从 0 计数到 9，当第 2 个触发器 NAND 第 4 个触发器的输出等于 0 时，触发器被复位。既然二进制 9 是 1001，为什么 NAND连接到这两个输出而不是第一个和第四个，因为它是 1 的第一位和第四位。

电路图：http ://hyperphysics.phy-astr.gsu.edu/hbase/electronic/bincount.html （第二个）。

我在看另一个问题时注意到了这一点......

如果我有这样的脚本：

它跳过第 1..4 行，然后打印文件的其余部分。但是，如果我尝试这个：

它从第 1 行打印。谁能解释为什么？

实际上我什至不确定为什么第一个有效。

嗯，进一步研究我发现这有效：

所以第一个版本神奇地使用$.了行号。但我不知道为什么它会因变量而失败。

...请帮助我理解范围运算符和..Ruby 中使用的“触发器”之间的区别。

这是来自 Ruby 实用程序员指南的示例：

返回：

还：

回来：

我正在浏览 Microsemi 网站（Actel HDL Code）的文档，发现了一些触发器的实现（同步、异步等）。在所有情况下，作者都使用阻塞语句对触发器进行了建模。

我想知道这些实现是否正确，因为我一直使用非阻塞来建模顺序逻辑？我是否遗漏了某些东西，或者它只是一种仅建模触发器而不是一般时序电路的方法？

注意：总是阻塞中使用的阻塞分配以获得顺序逻辑

有一张我想弄清楚的 FPGA 的可配置逻辑块 (CLB) 的图：（ _{来源：eet.com）}

所以，我的问题是：
1. 绿色矩形是什么，它有什么作用？
2. 什么是 DIN (C2) 和 EC (C4)？EC与CE（时钟使能）相同吗？
3.为什么这种触发器需要SET（我假设C3 S/R是SET/RESET）。我的意思是，已经有 D 输入作为我们要“保存”的数据，而 RD 是复位 - 那么 SD 的作用是什么？

请帮忙？:)

我正在使用计数 0-3 并返回 0 的 JK 触发器编写 2 位计数器的 verilog 代码。我正在使用 Xilinx EDA。但是我不断收到一个错误，我不知道这意味着什么？行号未显示在此处，但错误位于“ always @(posedge clk)”处。

ERROR:HDLCompiler:1401 - "C:\Users\Eduardo\Documents\SFSU\Fall 2014\Engr 378\Lab 3\TwoBitCounter\twobitcounter.v" 第 30 行：单元 jkff 中的信号 q 连接到以下多个驱动程序：