0

我尝试使用 Xilinx ISE webpack 和 ModelSim 使用以下框图来模拟 TFF，并且结构代码是使用 VHDL 编写的。但我无法获得正确的波形。由于 T 触发器是时序电路，因此我首先将输出值设为 1 或 0，以便一个输出 (Q) 开始处理。

T触发器真值表和框图

仿真波形

与门代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;



entity AND_GATE is
Port ( X : in  STD_LOGIC;
       Y : in  STD_LOGIC;
          W : in STD_LOGIC;
       Z : out  STD_LOGIC);
end AND_GATE;

architecture Behavioral of AND_GATE is

begin
Z <= X AND Y AND W;

end Behavioral;

或非门代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity NOR_GATE is
Port ( A : in  STD_LOGIC;
       B : in  STD_LOGIC;
       C : out  STD_LOGIC);
end NOR_GATE;

architecture Behavioral of NOR_GATE is

begin

c   <= A NOR B;

end Behavioral;

T-FF 代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TFF_2 is
Port ( T : in  STD_LOGIC;
       CLK : in  STD_LOGIC;
       Q : inout  STD_LOGIC;
       s : inout  STD_LOGIC);
end TFF_2;

architecture STRUCTURAL of TFF_2 is

--declare components being used in T -FF
component TFF is
Port ( T : in  STD_LOGIC;
       CLK : in  STD_LOGIC;
       RST : in  STD_LOGIC;
       Q : out  STD_LOGIC);
end component;

component NOR_GATE is
Port ( A : in  STD_LOGIC;
       B : in  STD_LOGIC;
       C : out  STD_LOGIC);
end component;

component AND_GATE is
Port ( X : in  STD_LOGIC;
       Y : in  STD_LOGIC;
          W : in STD_LOGIC;
       Z : out  STD_LOGIC);
end component;

--declare signals

signal S1, S2 : STD_LOGIC;

begin

C1 : AND_GATE port map (Q, T, CLK, S1);
C2 : AND_GATE port map (S, T, CLK, S2);
C3  : NOR_GATE port map (S1, S, Q);
C4  : NOR_GATE port map (S2, Q, S);

end STRUCTURAL;

这些文件合成没有任何错误，但在模拟中没有给出预期的输出。

4

1 回答 1

0

我有几个建议。

  1. 有未初始化的变量。:= '0';在声明的末尾添加。模拟可能显示“X”或未知。综合设计可以正常工作，因为硬件将变为 1 或 0，但需要引导模拟器。

  2. 您的一些输出变量对输入有反馈。该设计是异步的，因为您没有使用某种描述的时钟来计时迭代。考虑使用一个过程和类似的东西 if rising_edge(clk)

于 2016-09-28T12:01:38.690 回答