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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
system-verilog - UVM中的参数化类声明错误
我正在尝试使用从 uvm_object 扩展的参数化类。
当我使用此实用程序函数在 IUS 上运行测试时，它会编译并且整体测试也通过了。但是在 VCS 上，它抱怨标识符“entry_w”未定义？
可能的原因是什么？
vhdl - 哪个 SystemVerilog 构造对应于 VHDL 字符串？
我正在尝试创建一个可以连接到 VHDL 字符串的 SystemVerilog 模块。但是，我在 SystemVerilog 中找不到相应的类型。使用类型“字符串”会导致 Questa 中的详细说明错误。
VHDL代码：
SV 代码：
编辑：错误消息（Questa）：
** 错误：(vsim-3059) 无法将 VHDL 阵列信号连接到 Verilog 标量端口“cmd”。
uvm - 使用 Questasim 进行验证
我正在尝试在 Questasim 中验证我的设计，并且该设计采用 VHDL。我正在使用 Makefile。命令是
它正在调用 VHDL 编译器，但不显示 master_driver 信号。
任何人都可以告诉解决方案吗？
c - 无法访问 svOpenArrayHandle 的维度
我的 SystemVerilog 测试平台中有一个多维动态解包数组，并使用 DPI-C 将其作为参数传递到 C 代码中。我正在使用 Questasim 10.4b。按照 Questa 的流程，我运行 -dpiheader 来生成头文件并将其包含在我的 C 代码中。
SystemVerilog：
这是我的 C 代码：
我得到的打印输出：
我不明白如何获得子数组的尺寸？
奇怪的是，我可以svGetArrElemPtr2用来访问整个数组的元素。我只是不知道尺寸是多少。此时，我的解决方法是将另一个 int 数组传递到包含子数组维度的 C 代码中。
vhdl - VHDL 2008 无法驱动具有外部名称别名的信号
请看下面的代码，特别是最后的 3 行注释。我用 Questasim 10.6c 模拟了这个：
如您所见，我能够驱动具有外部名称的信号，即本地信号的别名，但不能驱动外部名称的别名。有什么方法可以使用外部名称的别名来驱动 vhdl-2008 中的信号？
在此先感谢您的帮助。
code-coverage - 如何在 Questasim 中生成功能覆盖率的详细报告？
如何生成功能覆盖率的详细覆盖率报告？我正在使用以下命令来模拟我的代码：
我无法在报告中看到封面组的详细信息。
verilog - 是否可以完全编译一个模块，然后在测试台中单独实例化它？
是否可以制作 RTL 模块的完全编译和独立版本，如 Cadence 术语中的快照，然后将此编译模块实例化到测试平台中？最终，运行另一个编译步骤以创建最终快照，其中包含最初交付的快照，但现在在测试台中实例化。
如果是这样，在编译原始快照以启用此功能时是否有任何特殊考虑？您将如何在测试台中实例化这样的编译对象？
questasim - 设置 Questa Sim 双击编辑器
当我在项目窗口中双击时，我试图让 Questa Sim-64 10.7a 在 Notepad++ 中打开 .sv 文件。我将编辑器命令设置为使用 Notepad++，所以当我在 Questa Sim 控制台窗口中使用编辑命令时，它使用 Notepad++。这也将 Notepad++ 设置为当我在 Quest Sim 编辑器中选择 File-->Open in External Editor 时使用的编辑器，但这意味着我必须在默认编辑器中打开文件，然后在我喜欢的外部编辑器中打开它。
当我在项目窗口中双击文件时，如何设置我的 Questa Sim 项目以在 Notepad++ 中打开文件？
questasim - 如何在 Questa CDC 中调用时钟域交叉？
在 Questa CDC 中是否有调用时钟域交叉 (CDC) 的命令？我正在寻找类似 midelsim .vsim 中的模拟，在 cadence simvision 中。
system-verilog - 枚举变量的可选随机化
我正在使用 Systemverilog 编写一个测试台，我希望在每个测试中自由选择以随机化一些变量或指定它们的值（从 .do 文件或从命令行）。Systemverilog 中是否有任何选项可以执行此操作？