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我使用的是 Cadence 的 linting 工具 HAL。现在我必须使用 Questasim。但我不知道我可以用于 linting 的工具或开关。

• Mentor(Questaism)是否有任何工具，例如 Cadence 的 HAL（HAL 是仅用于 linting 的单独工具）。

或者

• 我必须使用任何开关来启用 Questasim 以使用这些“Vlog | Vopt| Vsim| Qverilog”中的任何一个进行 linting。

我想为 QuestaSim (ModelSim) 编译 Xilinx Vivado 仿真原语。该文档列出了一个 TCL 命令，但我想使用一个常见的 shell 命令，如 ISE 的旧命令：

据我所知，应该在 Vivado GUI 中输入 TCL 命令。

如何从用户定义的 PowerShell 或 Bash 脚本运行编译？

目前我以批处理模式运行 Mentorgraphics Modelsim 进行一些夜间模拟。我的模拟运行得非常好，在我的成绩单文件中我可以看到所有错误/警告/等。但是在图像中看到每个模拟的波形也会很高兴，而无需再次模拟项目（这需要很长时间......）。Modelsim/Questasim 能够以 GUI 模式导出此位图（选择波形窗口并转到菜单栏：“文件 -> 导出 -> 图像”）。

是否有机会使用 Tcl/Modelsim 命令以批处理模式或 GUI 模式将波形保存为图像？我阅读了有关 Modelsim 的命令（Modelsim SE 用户手册），但没有找到任何东西。

我正在使用 Modelsim PE 10.4c @ Win7 64bit。

我非常感谢任何帮助/提示！:)

迈克尔

我正在使用命令行参数为大多数 QuestaSim / ModelSim 可执行文件-modelsimini <modelsim.ini>指定我自己的文件。modelsim.ini

这在 Linuxvcom和vsim以及vcomWindows 上都可以正常工作。但是 Windowsvsim中止并引发错误：

modelsim.ini文件存在并具有以下内容：

（如果供应商工具添加其库映射，此文件将包含更多行。）

如何将自己的modelsim.ini配置文件传递给vsim.exe？

我想从我的 SystemVerilog 测试台调用 questa sim 命令，例如 add wave、add list、write list

但是当我从系统verilog执行时，上述操作不起作用，我必须从工具手动执行。有什么办法吗？或者我可以从我的系统verilog代码中调用一个tcl脚本。

谢谢

这是一个受此问答对启发的问题：call questa sim commands from SystemVerilog test bench

这些问题询问 Verilog 代码如何控制正在执行的模拟器 (QuestaSim)。我也看到了 VHDL 的类似问题和方法。

所以我的问题是：

• 为什么一个模拟（从）应该拥有它的模拟器（主）的权力？
• 什么是典型的用例？

进一步阅读：

• 从 SystemVerilog 测试台调用 questa sim 命令
• VerTcl - 用 VHDL 实现的 Tcl 解释器

我尝试在我的测试平台中的 SystemVerilog 中编写二进制文件。

并得到结果：02 0c 02 0c

我使用 QuestaSum 10.2c。为什么我得到这个结果？谢谢。

所以我正在尝试编写一个与 QuestaSim 和 systemverilog 文件一起使用的 Makefile。如果您不知道那是什么（大多数人不会），请不要担心，这与我的问题无关。

我有一个项目主管，其中包含：src/work/Makefile

src/ 目录包含几个目录，每个目录都包含源文件。

work/ 目录最初并不存在，而是由 makefile 创建的。

当我调用称为 vlog 的“编译器”时，在 .sv 文件上会在工作文件夹中创建一个目录，该目录与 .sv 文件的名称相同，但没有后缀。在该目录中有三个文件，我将用作“对象”文件的文件是_primary.dat。

例如，调用“vlog src/interface/my_interface.sv”会创建（如果成功）work/my_interface/_primary.dat

我的 .sv 文件也需要按特定顺序编译，并且我只想在源文件或其依赖项之一发生更改时编译它们。

我可以使用“$(addsuffix /_primary.dat, $(addprefix $(VLIB_DIR)/, $(basename $(notdir $(SRC))”将 .sv 文件的路径转换为相关 _primary.dat 文件的路径)))" 但是反过来是不可能的，因为我们失去了目录结构。

所以我想我想要的是来自对象-> src 的某种映射。所以在我的 $(OBJ): 目标中，我可以做“vlog $(getsrc $@)”。

之后我必须处理编译顺序和依赖关系，但我可能可以解决这个问题。

有什么建议么？

我正在使用 Questasim 10.4c 来模拟 Systemverilog 设计，该设计在很多地方使用了 `ifdef 编译器指令。例子：

编译后，我还没有找到任何方法让 Questasim 能够明确告诉我 FOR_SIMULATION_ONLY 是否已定义。我仔细阅读了用户指南和命令参考手册，发现最接近的是将 -E 选项放在我所有的 vlog 编译语句中，然后检查创建的文件以查看是否定义了 FOR_SIMULATION_ONLY。但是，Questasim 可以告诉我，它是否是在无需使用 vlog -E 方法的情况下定义的？

我有这样的代码：

当我运行它时，任何在数字之后没有任何内容的文件都可以正常运行。但如果数字后面有什么东西，那就没有了。例如，我有名为PlainText0.txt、PlainText00.txt和的有效文件PlainText1_Plaintext.txt。前两个工作，PlainText1_Plaintext.txt没有。

基本上，我认为我没有正确使用全局/通配符，但不知道如何。