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我正在尝试从 C# 调用 Cadence Allegro，我有一些 C++ 示例，但它们非常不完整。我在 S/O 上没有看到任何东西，一些 Allegro ......但是如果有人曾经调用过 Allegro PCB 等......，你能指出我正确的方向吗？我一直在看Cadence网站。

希望将“SKILL .il”代码从 C# 应用程序发送到 Cadence PCB / Editor 等，以便 .brd（板）文件显示违规。

我在 sublime text 2 中为一种稍微不熟悉的语言（Cadence SKILL）编写了语法高亮。

它的工作就像一个魅力，但是我想念 CTRL + R 的功能，它以一种易于访问的方式定位当前文件中的所有符号（函数）。

谁能建议如何告诉 Sublime Text 在哪里寻找函数（过程）声明的模式？

谢谢！

我有一些这样声明的队列：

然后在代码行后面：

那一行给了我 Cadence IES 的编译器错误：

赋值运算符类型检查失败（期望数据类型与“压缩数组”兼容，但发现“压缩数组 [127:0] 位的队列”）。

但正如我在网上找到的文档一样，队列似乎是insert(). 知道这里有什么问题吗？顺便说一句，此代码使用 Synopsys VCS 编译和运行。

我正在创建一个相当复杂的模块，其中涉及 2 个模块的时序分析，每个模块都有自己的算法，但将 2 个有符号数作为输入并输出一个有符号数。

我正在使用 Xilinx 作为我的综合工具在 Verilog 中为 FPGA 设计这个模块。现在我了解到赛灵思通常会为任何模块提供最坏情况下的时序分析。这意味着，如果我有一个从输入到输出（包括路由时间）需要 250 皮秒的数字范围，如果甚至有一组输入需要 400 皮秒，那么 Xilinx 显示的时序分析将是 400 皮秒。

我的目标是找到：

1) 如果模块 1 对于任何一组数字都比模块 2 快。

1) 模块 1 比模块 2 快的数字范围。

我能想到的唯一合乎逻辑的方法是提高模块的工作频率。那就是强制两个模块在 300 皮秒而不是 400 皮秒之后给出它们的输出。

显然，如果我提高工作频率，测试台中的一些输入会给出错误的输出。我的假设是，首先开始给出错误答案的模块具有算法。

所以我的疑问是：

1）是否可以使用 Xilinx 增加 Verilog 中模块的工作频率（在综合或分析期间我必须强制执行的一些设置）。如果没有，是否有更好的工具可以进行时序分析？

2）这种方法可行吗？没有使用 Cadence 进行门级合成，无论如何，我可以使用 Verilog 找出每个门的每组有符号数字的实际时间延迟分析吗？

我正在尝试为 VHDL 中的比较器进行数据流设计。它在 Xilinx 中编译和模拟很好，但我必须使用 Cadence/NCLaunch。当我将相同的代码复制到 gedit 并运行它时，它给出了一个关于分号的错误。

我的代码是：

...我得到的错误是：

据我所知，我在那里有一个分号......如果我用四个单独的语句替换语句，比如

我得到同样的错误 4 次。谁能帮我解决这个问题？？

此外，它在 Synopsys (VCSMX) 中编译得很好，testbench 文件也是如此，但在链接过程中它告诉我：

测试台代码的相关行是：

我正在用 TCL 编写一个脚本，该脚本来源于 Cadence 的 Encounter Digital Implementation Shell。它递归地执行许多 TCL 过程，然后突然退出代码说 - '嵌套评估太多（无限循环？）'。我找到了出错的proc，并检查了作为参数传递的变量。所有数值都是正常的。

我附上了 proc 出错的部分。（整个脚本是 1000 行以上，所以只提这部分）。

我能够查明错误的位置。一切都根据脚本进行，直到 foreach 循环中的“set dist($i).....”分配之前。

是否存在一些内存分配问题？（该脚本在负载共享设施上运行）

请帮帮我！！

我正在使用 Cadence EDI 工具编写脚本（这是基于 TCL 的，即 EDI shell 是基于 TCL 的）。我的代码看起来像 -

有许多嵌套语句，过程相互调用。现在我正在研究一个大型数据库，该数据库每次都为此代码提供一组数据，这种情况大约发生 5000 次。我让我的代码在一夜之间运行，因为它运行正常（在每次迭代时都会在 shell 上转储一些数据。但是今天当我检查时，显示了这条消息 -

这是一个错误吗？我的跑步完成了吗？这曾经发生过一次，我不知道为什么。跟记忆有关系吗？

请帮帮我。

我正在尝试使用 Cadence 的 NC 工具运行覆盖回归。我可以看到 RTL 覆盖，但记分板上的功能覆盖缺失。如何将此记分板添加到covdutNCSIM 参数中的选项？记分牌包含封面组。

我正在尝试使用 vhdl 文件使用 Cadence 生成布局。但它总是因为这个错误而失败：Value Stack Overflow!!!（可能是由于调用中的参数太多，嵌套调用太深或函数太大）。

有什么解决办法吗？大功能在 vhdl 中意味着什么，我已经有较小的实体用于构建较大的实体。如果我减少嵌套调用的数量，中间引脚数将超出 pinGroup 范围（10000）。有什么好的建议吗？

Cadence irun 给出以下代码的错误，其中 fifo_depth_base2 是如下参数：

ncvlog：*E,NONOWD (buff_mgr.v,17|46)：非法使用没有明确宽度规范的常量 [4.1.14(IEEE)]。

我可以理解这个错误，但我的问题是如何将它分配给参数化设计。