问题标签 [cadence]

在 ModelSim 中，您可以使用类似

在 modelsim 中，我们可以使用 init_signal_spy("../.../sig", mysignal);

以获得深层层次信号。有没有办法用 Cadence 的 NCVhdl 获得这样的信号？

这应该被标记为“SimVision”，这是工具的名称，但该标志似乎不存在。

我的测试台使用在 modelsim 包 (init_signal_spy) 中定义的函数。所以我不能将此测试台与不同于 ModelSims vsim 的模拟器一起使用，例如 Candence 的 ncsim。但是在 cadence 包中有一个等效的 ncsim (nc_mirror) 功能。解决方案是我需要有两个不同的测试平台。

但我只想使用一个。一种解决方案可能是，仅在设置了某些常量时才定义包。但我不知道这是否可能。

是否有 (Tcl-) 命令可用于将信号发送到 SimVision 中的波形？当然，您可以右键单击它们，然后选择“Send to WaveForm Window”，但每次开始模拟时都这样做会很痛苦。

在 Modelsim 中，您可以轻松地在 dofile（tcl 文件）中使用“添加波”，但如果使用 ncsim 无法做到这一点，那就奇怪了……

作为 modelsim 用户，我习惯于在我的 do-file 中编写类似以下几行的内容。

在modelsim中运行模拟，一旦我的VHDL-Signalsupersignal值为'1'，开始的块stop;就会被执行。

(cadence) ncsim 是否有类似的 tcl 命令？我正在寻找一个可以在调用时在我的 dofile 中使用的命令ncsim -input dofile.do。当我不想只停止模拟，还要执行任何 tcl 命令时。

我是 Verilog 的新手，我想知道您对尝试合成下面引用的代码部分时遇到的错误的看法：

我正在使用 Cadence 综合工具，我得到的错误是在我的这部分代码中说：

索引“X[-1]”不在声明的有效范围内 [31:0]

我不明白，因为即使width=0我有一个不应该涉及 for 循环的特殊情况。我也尝试将限制增加到width +2，width +1然后shift the quantity X by 2..但也遇到了同样的错误。

先感谢您！

我正在使用以下工具在 verilog+system-verilog 中进行编程，我想知道哪些可以检测哪些变量没有被使用：

• 蚀
• Eclipse DVT 扩展
• 节奏工具

I am having this issues in the Cadence tool chain simulation when I try to connect the multidimensional user defined type in VHDL to SystemVerilog in a UVM environment. This is the VHDL output type definition:

One of the VHDL output ports in my DUT is of type loop_array_ty;

I am trying to define the SystemVerilog equivalent as:

When I use irun, I get the error:

VHDL port type is not compatible with Verilog.

Please suggest the possible work around solution.

我正在尝试构建一个任务，该任务必须深入研究一些层次结构，可以简明地比较特定实例上的不同引脚。特别是，我想做以下事情：

不幸的是，尝试执行上述操作会在细化过程中引发 NOTPAR 错误，声称将寄存器分配给非常数是不可接受的（它不喜欢任何行，如check[0] = test.inst[i].lane_0.PIN_FIRST;）。顺便说一下，这只是为了测试目的，而不是任何可综合的东西。

有人可以解释为什么不允许这样做并提出不同的解决方案吗？看起来我需要为每个循环迭代编写一个任务，这似乎会变得不必要地臃肿和丑陋。

谢谢

我曾经在服务器上为 Cadence 工具运行 tcl 脚本，但是，现在该脚本无法运行。
该脚本基于以下内容：

首先，我打开一个csh以运行 csh 脚本以在服务器上设置 Cadence 工具，然后运行source script.tcl​​. 这曾经可以工作，但是，现在它失败并出现以下错误：

失踪 ]。

如果我评论第一个if：

设置：语法错误。

发生这种情况的服务器可能发生了什么变化，我该如何解决？脚本没有改变，所以它的语法是正确的。

我正在对 Verilog 构建的数字逻辑进行模拟，并且需要经常重新启动模拟以查看更改。我正在使用 Cadence SimVision 来查看波形。

有没有办法在 Verilog 中为 SimVision 环境编写命令？我的意思是像探针和参数这样的东西。