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我有多个实例连接到其中一个网络的示意图。我需要一个 SKILL 函数，它将打印连接到此网络的所有实例的引脚列表

我与某人合作了一个 SystemVerilog 项目。但是，我习惯使用 Synopsys VCS SystemVerilog 模拟器，他习惯使用 Cadence INCISIVE irun。

一个测试台模块使用随机数生成测试输入模式到顶级设计模块。因此，我设计了一个生成随机数的类：

我可以用种子实例化类 RandData 并在模拟中获得固定的随机数序列。但是，即使在两个模拟器中使用相同的种子，VCS得到的固定随机数序列也与irun得到的固定序列不同。

不幸的是，顶级设计模块的黄金输出模式取决于测试输入模式。因此，如果使用VCS生成的输入模式生成黄金输出模式，黄金输出模式将与irun模拟的顶级设计输出不匹配。

因此，如何让 VCS 和 irun 模拟器生成重复的随机数序列？

我必须使用 Cadence 程序套件来完成 Verilog 类分配，我想知道为什么$display我创建的非常简单的模拟测试台中的语句不会在 SimVision 控制台窗口中产生输出。

我的工作流程是这样的：我创建了一个具有以下功能视图的单元格：

然后我调用了 NC-Verilog，初始化并列出并模拟了打开 SimVision 控制台窗口的单元。然后运行仿真会产生以下输出：

所以$display没有显示输出。这似乎是一个非常简单的问题，但我一生都无法弄清楚我做错了什么。

Cadence SKILL 代码是否可以发出 HTTP 请求？如果是这样，怎么做？

我已经用谷歌搜索并阅读了我找不到明确答案的 SKILL 手册。我发现这种与 Python 程序的集成表明可以调用外部程序。如果安装了脚本语言（例如 Python）或 HTTP 工具（例如 curl），则似乎可以通过该外部代理调用 HTTP 端点/REST API。我希望有一些更内置的东西，更少依赖外部帮助者和三方对话的变幻莫测。可以直接 HTTP 请求吗？如何？

我正在尝试使用 irun 探测 systemverilog 信号。当我谷歌搜索时，我遇到了一些如下所示的转储波的示例。

似乎可行，但其他变量看不到“无可用值”的值。

我使用下面的脚本来运行模拟。

我应该怎么做才能获得 No Value Available 变量的变量值？

Cadence Virtuoso 是否具有获取当前设计中使用的主子布局单元列表的技能功能？

我试过和

ddGetObjChildren

但是此函数返回我的顶部单元格的数据类型的子级：原理图、抽象等。我需要此顶部单元格中使用的布局子级主控列表。

我在 virtuoso candence 中使用了理想二极管，但是当我模拟电路时，日志文件显示错误。

这是我的二极管信息，我不知道什么是“定义的型号名称”。

是否可以制作 RTL 模块的完全编译和独立版本，如 Cadence 术语中的快照，然后将此编译模块实例化到测试平台中？最终，运行另一个编译步骤以创建最终快照，其中包含最初交付的快照，但现在在测试台中实例化。

如果是这样，在编译原始快照以启用此功能时是否有任何特殊考虑？您将如何在测试台中实例化这样的编译对象？

SystemVerilog LRM 有一些示例展示了如何通过 DPI-C 层将 SystemVerilog 中的结构传递给\from C。但是，当我尝试自己的示例时，它似乎在 Incisive 或 Vivado 模拟器中根本不起作用（它在 ModelSim 中确实起作用）。我想知道我是否做错了什么，或者这是否是模拟器的问题。我的例子如下：

我将上面的代码编译成一个共享库：

和 SystemVerilog 代码：

在 Incisive 中，我使用 irun 运行它：

但它是 SegV 的。

在 Vivado 中，我使用

它运行良好，直到退出模拟，然后出现内存损坏：

我正在尝试通过在适当的目录中键入 xt-ocd.exe 来启动 Tensilica 的 Xtensa OCD 守护程序，但我不断收到一条警告，指出“调试域已关闭 (PWRSTAT:0x0)！” 随后出现一条错误消息，指出“调试模块关闭时无法设置 JTAG 可用位 (PWRSTAT=0x0)！”。我已确保我的外部调试器实际上已通电。似乎“调试域”（无论这意味着什么！）已关闭，我不知道如何打开它。几乎没有这方面的文档。

有没有人遇到过同样的问题，或者有人知道如何解决这个问题吗？提前致谢。