verilog - 如何在 SimVision 控制台中显示 $display 消息

Question

我必须使用 Cadence 程序套件来完成 Verilog 类分配，我想知道为什么$display我创建的非常简单的模拟测试台中的语句不会在 SimVision 控制台窗口中产生输出。

我的工作流程是这样的：我创建了一个具有以下功能视图的单元格：

module tesbench ( );
  initial begin
    $display("RUNNING TESTBENCH");
    $finish;
  end
endmodule

然后我调用了 NC-Verilog，初始化并列出并模拟了打开 SimVision 控制台窗口的单元。然后运行仿真会产生以下输出：

ncsim> run
Simulation complete via $finish(1) at time 0 FS + 0
/home/path/to/verilog/file.v:4      $finish;
ncsim>

所以$display没有显示输出。这似乎是一个非常简单的问题，但我一生都无法弄清楚我做错了什么。

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好的，所以我刚刚能够与一位讲师交谈，他告诉我这是安装的一个已知问题并且目前没有解决方法（程序在大学管理的服务器上运行）。

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