我有一个单元格（称为它A），它在更高层次的单元格（称为它）中使用一次P。当我放入A时P，它的边框比实际内容要大A。当我下降A并缩放适合时，它被缩小了，表明边缘有东西存在。

我可能曾一度将物体拖到那里，但目前没有任何可见的东西。在对齐对象等方面，它让我发疯。

有什么办法可以清理这个吗？

我正在尝试使这些说明起作用。我一路上遇到了一些困难，如果你能指出我正确的方向，那将有很大的帮助！

我试图按照网站上的说明进行操作。我不太明白第 2 步和第 3 步。

将 Python 路径添加到此目录中每个脚本的第一行

我不确定这是哪个 python 路径。这是$PDK_DIR/ncsu_basekit/gentech/sshaft/bin吗？在尝试了一段时间后，它似乎创建了一个bin文件夹：$PDK_DIR/ncsu_basekit/gentech/bin并将所有*.py文件复制到这里。

在更新 时icoa_setup.csh，我发现我也需要source该setup.csh文件，否则NCSU_TechLib_FreePDK45或NCSU_Devices_FreePDK45库不会加载到 Cadence Virtuoso 中。

最后，当我从 运行命令gentech.py -log gen.log时$PDK_DIR/ncsu_basekit/gentech，我收到以下错误：

可能是因为：第一行gentech.py不是可执行文件，而是文件夹

如果该行更改为

然后发现以下错误信息：

也许以下信息会有所帮助：

• 操作系统：Linux 2.6.32-573.3.1.el6.x86_64
• Cadence Virtuoso 版本6.1.5
• oaGetVersion：22.41.004
• Pycell工作室版：2014.09-L4 of PyCell Studio
• PyCell Studio 使用 Python 版本构建：2.6.2 (r262:71600, Apr 7 2011, 14:30:04) [GCC 4.4.3]

我有 CentOS 6.4 x64 但我需要一个glibc.i386来运行 Cadence Virtuoso 应用程序。

我试过yum install glibc.i386 了，但我得到的是“ No package glibc.i386 available。”

我怎样才能拥有这个包裹？

我试过yum install glibc 了，但我得到了这个“ Package glibc-2.12-1.166.el6_7.3.i686 already installed and latest version Nothing to do”

但是我需要glibc.i386

我正在尝试创建一个 python 脚本，该脚本将允许与 Cadence Skill （命令行界面）进行一些接口。我希望将任何输出定向到外壳。我觉得这应该很简单，但我还不能让它工作。但是，我在Popen命令行上看不到任何输出，并且我不确定communicate()是否正确发送了命令。这是我到目前为止所拥有的：

在此先感谢您的帮助。

参考

• 在 python 中对 subprocess.PIPE 进行非阻塞读取

我有一个大的混合信号设计，有 363 个引脚。Layout XL 知道引脚的位置（绿线将每个引脚与其正确位置连接起来，而我正在拖动它）。

我的问题是：我怎样才能避免花一周时间做如此乏味的活动并让大头针自动放置？我一直都是手动做的，但这次设计太大了。必须有一种方法来运行脚本或从某个菜单发出命令，以节省时间和精力。

我正在尝试模拟模拟和数字模拟（Cadence Virtuoso 版本 6）

我用verilog代码制作了简单的计数器，并成功检查了数字模拟。但是当我尝试混合信号模拟（Clk 的模拟部分只使用 2 个反相器链 // 重置为数字计数器）时，我发现数字输出仅以 1ns 的多次变化（1ns、2ns、3ns、4ns）

即使我将 Clk 周期设为 100ps，计数器的变化也只有 1ns、2ns、3ns。（在 verilog 模拟中，完全没问题。）

我需要一个 SKILL 脚本来将多个单元格的布局视图从一个库复制到另一个库，而不是重命名参考库。所以我写了一个:)

我有多个实例连接到其中一个网络的示意图。我需要一个 SKILL 函数，它将打印连接到此网络的所有实例的引脚列表

我必须使用 Cadence 程序套件来完成 Verilog 类分配，我想知道为什么$display我创建的非常简单的模拟测试台中的语句不会在 SimVision 控制台窗口中产生输出。

我的工作流程是这样的：我创建了一个具有以下功能视图的单元格：

然后我调用了 NC-Verilog，初始化并列出并模拟了打开 SimVision 控制台窗口的单元。然后运行仿真会产生以下输出：

所以$display没有显示输出。这似乎是一个非常简单的问题，但我一生都无法弄清楚我做错了什么。

Cadence Virtuoso 是否具有获取当前设计中使用的主子布局单元列表的技能功能？

我试过和

ddGetObjChildren

但是此函数返回我的顶部单元格的数据类型的子级：原理图、抽象等。我需要此顶部单元格中使用的布局子级主控列表。