analog-digital-converter - 为什么混合信号输出仅在 1ns、2ns、3ns ... 变化？

Question

我正在尝试模拟模拟和数字模拟（Cadence Virtuoso 版本 6）

我用verilog代码制作了简单的计数器，并成功检查了数字模拟。但是当我尝试混合信号模拟（Clk 的模拟部分只使用 2 个反相器链 // 重置为数字计数器）时，我发现数字输出仅以 1ns 的多次变化（1ns、2ns、3ns、4ns）

即使我将 Clk 周期设为 100ps，计数器的变化也只有 1ns、2ns、3ns。（在 verilog 模拟中，完全没问题。）

Answer 1

检查你的时间表。我希望你会有类似：`timescale 1ns / 1ns 第一个值是单位，第二个是分辨率。由于数字和混合信号模拟器的初始化不同，这在两种情况下可能不同。否则，可能是由于您可能在模拟和数字域之间插入了连接模块（仅在 ams 的情况下）。